JP2017229024A - 位相デジタル変換器、無線通信装置および無線通信方法 - Google Patents

位相デジタル変換器、無線通信装置および無線通信方法 Download PDF

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Abstract

【課題】回路規模を縮小し、消費電力を低減する。【解決手段】位相デジタル変換器1は、第1信号の周期の数を計測するカウンタと、第1信号と、それよりも2倍以上周波数が低い第2信号との位相差に応じたパルス幅を持つ位相差を生成する第1位相差検出器11と、位相差のパルス幅に応じた電荷を充電する第1キャパシタ23と、第1キャパシタのN倍のキャパシタンスを有する第2キャパシタ26と、第1、第2キャパシタの充電電圧を比較する比較器15と、第2キャパシタの充電電圧が第1キャパシタの充電電圧以上になったことが比較器に検出されるまで、第2キャパシタへ充電する第1充電制御部16と、第2キャパシタへの充電期間でのカウンタの計数値をNで割った値により、第1信号と第2信号の位相差演算する第1位相差演算器19を備える。第1位相差演算器は、カウンタが計測動作停止の場合、基準位相に基づいて第1、第2信号との位相差を演算する。【選択図】図1

Description

本発明の実施形態は、位相デジタル変換器、無線通信装置および無線通信方法に関する。
無線通信装置内の主要回路は、チップ化のために、CMOSプロセスで形成されることが多い。例えば、局部発振信号は、オールデジタルのADPLL(All Digital Phase-Locked Loop)回路と、位相デジタル変換器とで生成可能である。
従来の位相デジタル変換器は、多数段のインバータの各出力を、対応するフリップフロップでラッチして、位相差信号を生成していた。このような回路では、数十段のインバータとフリップフロップが必要となり、回路規模が大きくなるとともに、位相デジタル変換器全体での消費電流が大きいという問題があった。
特開2002−76886号公報
本発明が解決しようとする課題は、回路規模を縮小でき、かつ消費電力も低減可能な位相デジタル変換器、無線通信装置および無線通信方法を提供することにある。
本実施形態によれば、第1信号の周期の数を計測するカウンタと、
前記第1信号と、前記第1信号よりも2倍以上周波数が低い第2信号と、の位相差に応じたパルス幅を持つ位相差信号を生成する第1位相差検出器と、
前記位相差信号のパルス幅に応じた電荷を充電する第1キャパシタと、
前記第1キャパシタのN倍(Nは1より大きい実数)のキャパシタンスを有する第2キャパシタと、
前記第1キャパシタの充電電圧と、前記第2キャパシタの充電電圧とを比較する比較器と、
前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが前記比較器にて検出されるまで、前記第2キャパシタへの充電を継続する第1充電制御部と、
前記第2キャパシタへの充電期間における前記カウンタの計数値を前記Nで割った値により、前記第1信号と前記第2信号との位相差を演算する第1位相差演算器と、
前記第1充電制御部にて前記第2キャパシタへの充電を継続して行い、前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが前記比較器にて検出された時点において、前記第1信号と前記第2信号との位相差に応じたパルス幅を持つ位相差信号を生成する第2位相差検出器と、
前記第2位相差検出器にて検出された位相差信号のパルス幅に基づいて前記第1キャパシタを充電した後、前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが再び前記比較器にて検出されるまで、前記第2キャパシタへの充電を継続する第2充電制御部と、
前記第2キャパシタへの充電期間における前記カウンタの計数値を前記Nで割った値により、前記第1信号と前記第2信号との位相差を演算する第2位相差演算器と、
前記第1位相差演算器で演算された位相差と、前記第2位相差演算器で演算された位相差と、に基づいて、前記第1信号と前記第2信号との小数位相差を検出する第3位相差演算器と、を備え、
前記第1位相差演算器は、前記カウンタが計測動作を停止している場合には、基準位相に基づいて前記第1信号と前記第2信号との位相差を演算する位相デジタル変換器が提供される。
第1の実施形態によるTDCの概略構成を示すブロック図。 TDCを用いた局部発振器の概略構成を示すブロック図。 第1の実施形態によるTDCのタイミング図。 第2の実施形態によるTDCの内部構成を示すブロック図。 位相差パルス生成器の内部構成を示すブロック図。 図5の位相差パルス生成器のタイミング図。 第4の実施形態によるTDCの内部構成を示すブロック図。 第5の実施形態によるTDCの内部構成を示すブロック図。 第1〜第4の実施形態のいずれかにおけるTDCを有する受信機の内部構成を示すブロック図。 第5の実施形態による無線通信装置の概略構成を示すブロック図。 無線通信装置のブロック構成を示す図。 PCとマウスとの間で無線通信を行う例を示す図。 ウェアラブル端末とホスト装置との間で無線通信を行う例を示す図。
以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、位相デジタル変換器および無線通信装置内の特徴的な構成および動作を中心に説明するが、位相デジタル変換器、位相差パルス生成器および無線通信装置には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
(第1の実施形態)
図1は第1の実施形態による位相デジタル変換器(TDC:Time to Digital Converter)1の概略構成を示すブロック図、図2はTDC1を用いた局部発振器2の概略構成を示すブロック図である。
図1のTDC1の構成および動作を説明する前に、図2の局部発振器2の構成および動作を説明する。
図2の局部発振器2は、例えば無線通信装置で用いられる局部発振信号を生成する回路である。図2の局部発振器2は、デジタル制御発振器(DCO:Digitally Control Oscillator)3と、図1に詳細構成を示すTDC1と、ADPLL回路4とを有する。ADPLL回路4は、周波数制御コードFCWを積算して基準位相φRを検出するFCW積算部63と、TDC1の出力信号と、TDC1内のカウンタ6の出力信号と、基準位相φRとに基づいて位相誤差情報を演算する論理演算器8と、ループフィルタ9とを備えている。図2では、TDC1とは別個にカウンタ6とFCW積算部63を設けているが、本明細書では、TDC1の内部にカウンタ6とFCW積算部63が設けられる例について主に説明する。
カウンタ6は、DCO3の発振信号の立ち上がりエッジまたは立ち下がりエッジの数をカウントする。カウンタ6の出力信号は、DCO3の発振信号の整数位相を表す信号である。
図1に詳細を示すTDC1は、後述するように、DCO3の発振信号と基準信号との位相差信号を生成する。この位相差信号は、DCO3の発振信号の小数位相を表す信号である。カウンタ6の出力信号とTDC1の出力信号を合算することで、DCO3の発振信号の位相を求めることができる。
論理演算器8は、カウンタ6の出力信号とTDC1の出力信号とを合算して得られるDCO3の発振信号の位相と、FCW積算部63で検出される基準位相φRとの差分により、位相誤差信号を求める。
ループフィルタ9は、位相誤差信号に含まれるノイズ成分を除去する。ループフィルタ9の出力信号は、DCO3に入力される。DCO3は、ループフィルタ9の出力信号に基づいて、周波数コードFCWが示す周波数とDCO3の発振信号の周波数との誤差がなくなるように、帰還動作を行う。
なお、図2では、局部発振器2内にDCO3を設けているが、局部発振器2内のDCO3で発振信号を生成する代わりに、局部発振器2の外部に設けられたVCO(Voltage Control Oscillator)で生成された発振信号を局部発振器2に入力してもよい。
次に、図1に基づいて、TDC1の構成および動作を説明する。図1のTDC1は、カウンタ6と、位相差検出器(第1位相差検出器、第2位相差検出器)11と、第1チャージポンプ12と、第2チャージポンプ13と、第1電流源14と、比較器15と、充放電制御部(第1充電制御部、第2充電制御部)16と、第1保持器17と、第2保持器18と、位相差演算器(第1位相差演算器)19と、パルス生成器51と、カウンタロジック部54と、DFF55と、DFF56と、第2位相差演算器57と、第3位相差演算器58とを備えている。
カウンタ6は、DCO3の発振信号(第1信号)の周期の数を計測する。すなわち、カウンタ6は、DCO3の発振信号の立ち上がりエッジまたは立ち下がりエッジの数を計測する。
位相差検出器11は、DCO3の発振信号と基準信号(第2信号)REFとの位相差信号PEを生成する。基準信号REFは、例えば基準信号源10で生成される信号である。基準信号源10は、TDC1の内部に設けてもよいし、外部に設けてもよい。基準信号REFの周波数は、DCO3の発振信号の周波数よりも2倍以上低い信号である。位相差検出器11が生成する位相差信号PEは、DCO3の発振信号の1周期以内の位相差、すなわち小数位相差を表す信号である。
より詳細には、位相差検出器11は、DFF21と、パルス生成器59と、第1論理演算器22とを含んでおり、第1位相差検出器と第2位相差検出器とを兼ねている。第1位相差検出器は、DCO3の発振信号(第1信号)と、基準信号REFに同期したSSADCstop信号(第2信号)との位相差に応じたパルス幅を持つ位相差信号を生成する。基準信号REFは、DCO3の発振信号よりも2倍以上周波数が低い信号である。第2位相差検出器は、第2キャパシタ26への充電を継続して、第2キャパシタ26の充電電圧が第1キャパシタ23の充電電圧以上になったことが比較器15にて検出された時点において、DCO3の発振信号と基準信号REFに同期したSSADCstop信号(第2信号)との位相差に応じたパルス幅を持つ位相差信号(PE信号)を生成する。すなわち、第2位相差検出器は、充放電制御部16にて第2キャパシタ26への充電を継続して行い、第2キャパシタ26の充電電圧が第1キャパシタ23の充電電圧以上になったことが比較器15にて検出された時点において、第1信号と第2信号との位相差に応じたパルス幅を持つ位相差信号を生成する。
DFF21は、SSADCstop信号をDCO3の発振信号の立ち上がりエッジでラッチした信号(以下、RTREF信号)を生成して出力する。SSADCstop信号については後述する。
パルス生成器59は、RTREF信号の立ち上がりエッジに同期して、所定幅のパルス信号(以下、STARTpulse信号)を生成して出力する。
第1論理演算器22は、EXORゲート22bとANDゲート22cとを有する。EXORゲート22bは、RTREF信号とSSADCstop信号との排他的論理和の信号を生成して出力する。ANDゲート22cは、SSADCstop信号とEXORゲート22bの出力信号との論理積であるPE信号を生成して出力する。
第1チャージポンプ12は、第1キャパシタ23と、第1スイッチ(第1切替器)24と、第2スイッチ(第3切替器)25とを有する。
第1スイッチ24は、第1電流源14からの電流を第1キャパシタ23に供給して第1キャパシタ23の充電を行うか否かを切り替える。第1スイッチ24がオンすると、第1電流源14からの電流が第1キャパシタ23に供給されて、第1キャパシタ23は充電される。第1スイッチ24は、位相差検出器11から出力される位相差信号PEによりオンまたはオフする。例えば、位相差信号PEがハイであれば第1スイッチ24はオンし、位相差信号PEがロウであれば第1スイッチ24はオフする。
第2スイッチ25は、第1キャパシタ23の両端電極間を短絡するか否かを切り替える。第2スイッチ25がオンすると、第1キャパシタ23の両端電極間が短絡されて、第1キャパシタ23は放電される。第2スイッチ25は、後述する充放電制御部16の出力信号によりオンまたはオフする。
第2チャージポンプ13は、第2キャパシタ26と、第3スイッチ27(第2切替器)と、第4スイッチ(第4切替器)28とを有する。
第2キャパシタ26は、第1キャパシタ23のN倍(Nは1より大きい実数)のキャパシタンスを有する。
第3スイッチ27は、第1電流源14からの電流を第2キャパシタ26に供給して第2キャパシタ26の充電を行うか否かを切り替える。第3スイッチ27がオンすると、第1電流源14からの電流が第2キャパシタ26に供給されて、第2キャパシタ26は充電される。
第4スイッチ28は、第2キャパシタ26の両端電極間を短絡するか否かを切り替える。第4スイッチ28がオンすると、第2キャパシタ26の両端電極間が短絡されて、第2キャパシタ26は放電される。第3スイッチ27と第4スイッチ28は、後述する充放電制御部16の出力信号によりオンまたはオフする。
比較器15は、第1キャパシタ23の充電電圧と第2キャパシタ26の充電電圧とを比較して、両充電電圧の電圧差に応じた信号を出力する。
ORゲート52は、比較器15の出力信号とREFpulse信号との論理和信号を生成する。DFF16aは、電源電圧VddをORゲート52の立ち上がりエッジでラッチしてSSADCstop信号を生成する。また、DFF16aは、STARTpulse信号がハイになると、SSADCstop信号をリセットする。ORゲート53は、SSADCstop信号とRST信号との論理和信号を生成して出力する。ORゲート53の出力信号がハイになると、第4スイッチ28をオンして、第2キャパシタ26を放電する。RST信号は、SSADCstop信号の立ち上がりエッジの数が3の倍数のときに正のパルスを出力する信号である。
充放電制御部16は、上述したように、第1充電制御部と第2充電制御部の機能を有する。第1充電制御部は、第2キャパシタ26の充電電圧が第1キャパシタ23の充電電圧以上になったことが比較器15にて検出されるまで、第2キャパシタ26への充電を継続する。第2充電制御部は、第2位相差検出器にて検出された位相差信号のパルス幅に基づいて第1キャパシタ23を充電した後、第2キャパシタ26の充電電圧が第1キャパシタ23の充電電圧以上になったことが再び比較器にて検出されるまで、第2キャパシタ26への充電を継続する。充放電制御部16が生成した信号は、第2スイッチ25、第3スイッチ27および第4スイッチ28のオンまたはオフを切り替えるために用いられる。
より詳細には、充放電制御部16は、Dフリップフロップ(以下、DFF)16aと、インバータ16bとを有する。DFF16aのクロック端子には比較器15の出力信号が入力され、DFF16aのD入力端子は電源電圧Vddに設定され、DFF16aのリセット端子にはSTART信号が入力されている。START信号は、例えば位相差検出器11内のDFF21の出力信号がハイの期間のパルス幅を持つパルス信号である。START信号が入力されると、DFF16aはリセットされて、第2キャパシタ26の充電が開始される。このDFF16aのQ出力信号は、STOP信号であり、このSTOP信号がロウの間は、第3スイッチ27はオンで、第4スイッチ28はオフであり、第2キャパシタ26の充電が行われる。STOP信号がハイになると、第3スイッチ27はオフで、第4スイッチ28はオンし、第2キャパシタ26の放電が行われる。STOP信号がハイになるのは、比較器15にて、第2キャパシタ26の充電電圧が第1キャパシタ23の充電電圧以上になった場合である。このように、第2キャパシタ26の充電電圧が第1キャパシタ23の充電電圧以上になると、第2キャパシタ26の充電が終了するとともに、第1キャパシタ23と第2キャパシタ26の放電が行われる。
カウンタロジック54は、基準信号REFに同期したSSADstop信号に基づいて、各種の制御信号START1、STOP1、START2、STOP2、RSTを生成する。本実施形態では、第1段階で大まかな小数位相差を検出し、第2段階で高精度の小数位相差を検出している。START1信号とSTOP1信号はそれぞれ、第1段階にて第2キャパシタ26の充電開始と充電終了を報知する信号である。START2信号とSTOP2信号はそれぞれ、第2段階にて第2キャパシタ26の充電開始と充電終了を報知する信号である。RST信号は、第2段階が終了した後のリセット信号である。
第1保持器17は、第2キャパシタ26が充電を開始する時点でのカウンタ6の計数値を保持する。第1保持器17は、例えばDFF17を有し、このDFF17のD入力端子にはカウンタ6の計数値が入力され、クロック端子にはSTART1信号が入力される。START1信号の立ち上がりエッジで、DFF17はカウンタ6の計数値をラッチ(保持)する。
第2保持器18は、第2キャパシタ26の充電電圧が第1キャパシタ23の充電電圧以上になったことが比較器15にて検出された時点でのカウンタ6の計数値を保持する。第2保持器18は、例えばDFF18を有し、このDFF18のD入力端子にはカウンタ6の計数値が入力され、クロック端子にはSTOP1信号が入力される。
位相差演算器19は、DCO3の発振信号と基準信号REFとの位相差を演算する。より詳細には、DCO3の発振信号の1周期より小さい小数位相差を演算する。
位相差演算器(第1位相差演算器)19は、カウンタ6が計測動作を停止している場合には、基準位相φRに基づいて、DCO3の発振信号(第1信号)と基準信号(第2信号)REFとの位相差を演算する。位相差演算器19は、例えば、第1保持器17が保持した値と第2保持器18が保持した値との差分を演算する差分演算器19aと、差分演算器19aの出力側に接続されたマルチプレクサ19cと、マルチプレクサ19cの出力側に接続された乗算器19bとを有する。マルチプレクサ19cは、後述するロック検出器65のロック検出信号に基づいて、基準位相φRをN倍した値の整数部分と、差分演算器19aで演算された差分とのいずれか一方を選択する。より詳細には、マルチプレクサ19cは、ロック検出器65にてロックが検出されると、NφRを選択し、ロックが検出されなければ、差分演算器19aで演算された差分を選択する。乗算器19bは、マルチプレクサ19cの選択値を1/N倍した値を出力する。
DFF55は、カウンタ6のカウント値をSTART2信号の立ち上がりエッジでラッチする。DFF56は、カウンタ6のカウント値をSTOP2信号の立ち上がりエッジでラッチする。
第2位相差演算器57内の差分演算器57aは、DFF56が保持するカウント値とDFF55が保持するカウント値との差分値を演算する。乗算器57bは、差分演算器57aから出力された差分値を1/N倍した値を演算する。
第3位相差演算器58は、乗算器19bから出力された値と乗算器57bから出力された値との差分を演算して出力する。第3位相差演算器58の出力信号は、小数位相差を表すPhaseError信号である。
この他、図1のTDC1は、カウンタ切替制御部61と、位相検出器62と、FCW積算部63と、位相誤差検出器64と、ロック検出器65とを備えている。
カウンタ切替制御部61は、スイッチ66と、演算器67とを有する。スイッチ66は、演算器67の出力信号に基づいて、DCO3の発振信号をカウンタ6のクロック端子に供給するか否かを切り替える。演算器67は、ロック検出器65にてロックが検出され、かつ第2充電制御部が第1キャパシタ23への充電を開始する第2段階でハイになる信号を生成する。スイッチ66は、演算器27の出力信号がハイになると、DCO3の発振信号をカウンタに供給し、これにより、カウンタ6は計測動作を開始する。
このように、本実施形態のカウンタ6は、ロック検出器65にてロックが検出され、かつ第2段階のときに計測動作を行う。よって、第1充電制御部が第1キャパシタ23または第2キャパシタ26への充電を行っている期間内は、カウンタ6は計測動作を停止している。これにより、消費電力の低減を図っている。
位相検出器62は、カウンタ6の計数値と第3位相差演算器58で検出された小数位相差とに基づいて、DCO3の発振信号(第1信号)の位相を検出する。FCW積算部63は、周波数制御コードFCWを積算して基準位相φRを検出する。位相誤差検出器64は、位相検出器62が検出した第1信号の位相と、基準位相φRと、に基づいて、位相誤差φEを検出する。
ロック検出器65は、位相誤差φEが所定の閾値以下になったことを検出する。本実施形態によるTDC1は、図2に示すADPLL回路4によりPLL制御されており、DCO3の発振信号の発振周波数が所望の値に制御された状態をロック状態と呼ぶ。ロック検出器65は、DCO3の位相が所定の閾値以下になると、DCO3の発振信号がロックしたと判断して、LDET信号は例えばハイレベルになる。
上述したように、カウンタ切替制御部61内のスイッチ66は、DCO3の発振信号がロックして、かつ第2段階であれば、DCO3の発振信号をカウンタに供給する。これにより、カウンタは計測動作を開始する。
図3は第1の実施形態によるTDC1のタイミング図である。このタイミング図を参照しながら、図1のTDC1の動作を説明する。
時刻t1からt2の間に、基準信号REFとDCO3の発振信号との位相差を表すPE信号がハイになり、この期間内には第1キャパシタ23が充電される。その後、時刻t2〜t3の間は、第2キャパシタ26の充電が行われる。時刻t3のときに、第1キャパシタ23の充電電圧と第2キャパシタ26の充電電圧とが一致し、比較器15の出力が反転し、SSADCstop信号がハイになる。
本実施形態では、第1キャパシタ23の容量に対する第2キャパシタ26の容量の比Nをかなり小さくしており、例えばN=4程度である。よって、比較的短い時間で、比較器15の出力は反転する。これにより、時刻t3〜t4の間に、PE信号が再びハイになり、この期間内に、再度第1キャパシタ23が充電される。時刻t4〜t5の間は、第2キャパシタ26の充電が行われる。時刻t5のときに、第1キャパシタ23の充電電圧と第2キャパシタ26の充電電圧とが再び一致し、比較器15の出力が再び反転する。今度は、RST信号がハイになり、PE信号はロウのままである。
時刻t1〜t3の間は、スイッチ66がオフであり、カウンタ6にはDCO3の発振信号は供給されないことから、カウンタ6は計測動作を停止している。よって、時刻t1〜t3では、消費電力を低減できる。
カウンタ6が計測動作を停止している間は、第1保持器17と第2保持器18の出力はともにゼロであり、差分演算器19aの出力もゼロである。このとき、ロック検出器65がロックを検出していなければ、マルチプレクサ19cの出力はゼロとなる。
ロック検出器65がロックを検出すると、マルチプレクサ19cは、基準位相φRをN倍した値の整数部分を出力する。図2に示すように、TDC1はADPLL回路4によりPLL制御されており、カウンタ6が計測動作を行っていなくても、TDC1の出力値は予測値にほぼ近くなることが予想される。よって、本実施形態では、小数位相を検出する場合のみカウンタ6に計測動作を行わせている。
カウンタ6が計測動作を行っていなくても、ロック検出器65がロックを検出していれば、基準位相φRにNを乗じた値の整数部分がマルチプレクサ19cから出力され、この値を乗算器19bにて1/N倍することで、おおまかな小数位相差を求めることができる。
時刻t1〜t3は第1段階であり、時刻t3〜t5は第2段階である。第2段階中にロック検出器65がロックを検出すると、スイッチ66がオンして、カウンタ6のクロック端子にDCO3の発振信号が供給されて、カウンタ6は計測動作を開始する。図3の例では、時刻t4〜t5の間に、カウンタ6の計測値は、0から3までカウントアップする。
時刻t3〜t4の間のPE信号は、時刻t1〜t3の間に検出しきれなかった分の位相差である。この分の位相差は、時刻t4〜t5の間に検出される。時刻t4〜t5の間に検出された位相差は、第2位相差演算器57内の差分演算器57aから出力される。この位相差は、乗算器57bにて1/N倍されて、第3位相差演算器58にて最終的な小数位相差が検出される。
位相検出器62は、第3位相差演算器58にて検出された小数位相差と、第1保持器17が保持する値である整数位相差とを用いて、以下の(1)式に基づいて、DCO3の位相φdcoを検出する。
φdco=φI−φF+1 …(1)
位相誤差検出器64は、周波数制御コードをFCW積算部63で基準位相φRに変換した値と、DCO3の位相φdcoとの差分である位相誤差φEを検出する。この位相誤差φEは、ロック検出器65に入力されて、ロックの検出に用いられる。
このように、本実施形態では、小数位相差を検出する処理を2段階に分けて行い、第1段階では大まかな小数位相差を検出し、第2段階では第1段階で検出しきれなかった分の小数位相差を検出する。第1段階も第2段階も、共通の第1キャパシタ23と第2キャパシタ26を用いて位相差を検出するため、ハードウェア構成が複雑化するおそれはない。また、本実施形態では、第1キャパシタ23と第2キャパシタ26の容量の比Nを小さくできるため、第1段階と第2段階に要する時間、より詳細には、第1段階と第2段階におけるDCO3の発振信号のクロック数を削減でき、結果として、より短い時間で、より精度の高い小数位相差を検出できる。例えば、16段階の小数位相差を検出する場合、第1の実施形態では、N=16にする必要があり、第2キャパシタ26の容量を大きくして、かつ小数位相差が検出されるまでのDCO3の発振信号のクロック数も最大16個必要であったが、本実施形態によれば、N=4でよく、第2キャパシタ26の容量を小さくできるとともに、小数位相差が検出されるまでのDCO3の発振信号のクロック数も、最大で4+4=8クロックで済む。これにより、本実施形態によれば、容量の小さい第2キャパシタ26を用いて、精度を落とさずに短時間で小数位相差を検出できるため、消費電力の削減が図れる。
しかも、本実施形態では、第1段階ではカウンタ6を動作させなくて済む。よって、カウンタ6の動作期間が第2段階だけとなり、カウンタを第1段階と第2段階で動作させる場合と比べて、カウンタ6の消費電力を約半減できる。
(第2の実施形態)
第2の実施形態は、上述した第1段階と第2段階のときにカウンタ6に計測動作を行わせるか、あるいは第1段階ではカウンタ6の計測動作を停止させるかを選択できるようにしたものである。
図4は第2の実施形態によるTDC1の内部構成を示すブロック図である。図4では、図1と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。図4のTDC1は、図1の構成に加えて、ORゲート68、69を追加している。
ORゲート68、69は、カウンタ動作切替器を構成する。カウンタ動作切替器は、第1充電制御部および第2充電制御部が第2キャパシタ26への充電を継続している間にカウンタ6に計測動作を行わせる第1動作モードと、第1充電制御部が第2キャパシタ26への充電を継続している間にカウンタ6の計測動作を停止させ、かつ第2充電制御部が第2キャパシタ26への充電を継続している間にカウンタ6に計測動作を行わせる第2動作モードと、のいずれか一方を選択する。
より具体的には、ORゲート68は、モード選択信号MODEに基づいて、スイッチ66のオン/オフを切替制御する。より具体的には、モード選択信号MODEがハイであれば、演算器67の出力論理に関係なく、ORゲート68の出力はハイになり、スイッチ66はオンする。よって、モード選択信号MODEがハイであれば、第1段階と第2段階の両方において、カウンタ6は計測動作を行う。
また、モード選択信号MODEがハイのときは、ロック検出器65がロック検出をしたか否かに関係なく、ORゲート69の出力はハイになる。ORゲート69の出力がハイになると、マルチプレクサ19cは、差分増幅器19aの出力を選択して出力する。
このように、モード選択信号MODEがハイのとき(第1動作モード)は、第1段階と第2段階ともにカウンタ6で計測動作を行って位相誤差を検出する。一方、モード選択信号MODEがロウのとき(第2動作モード)は、第1の実施形態と同様の動作を行う。すなわち、第2動作モードでは、第1段階ではカウンタ6の計測動作を停止させて位相誤差の検出を行い、第2段階ではカウンタ6に計測動作を行わせて位相誤差の検出を行う。
このように、第2の実施形態では、第1段階と第2段階に分けて小数位相差を検出する際に、第1段階でカウンタ6に計測動作を行わせるか否かを、モード選択信号MODEにより、任意に選択することができる。
(第3の実施形態)
第3の実施形態は、TDC1内の位相差検出器11として適用可能な位相差パルス生成器に関する。
図5は位相差パルス生成器30の内部構成を示すブロック図、図6は図5の位相差パルス生成器30のタイミング図である。図5の位相差パルス生成器30は、図1の位相差検出器11内のDFF21の後段に、m段(mは1以上の整数)のDFF(第2同期化回路)31を縦続接続したものである。図5では、1段のDFF31を有する例を示しているが、2段以上のDFF1を縦続接続してもよい。なお、図5では、図1のSSADstop信号の代わりに、基準信号REFを位相差検出器11に入力しているが、SSADstop信号を入力してもよい。
図1の位相差検出器11では、DFF21のQ出力信号RTREFを第1論理演算器22に入力していたが、図5では、m段のDFF31の中の最終段のDFFのQ出力信号を信号RTREFとして、第1論理演算器22に入力している。
第1論理演算器22は、図1と同様に、第2キャパシタ26の充電電圧が第1キャパシタ23の充電電圧以上になったことが比較器15にて検出された時点において、DCO3の発振信号と基準信号REFとの位相差に応じたパルス幅を持つ位相差信号(PE信号)を生成する。この位相差信号PEは、図1と同様に、第1チャージポンプ12内の第1スイッチ24のオン/オフを切り替えるために用いられる。
基準信号REFをDCO3の発振信号で同期化するDFF21の後段にm段のDFF31を縦続接続する理由は、基準信号REFとDCO3の発振信号とは非同期の関係にあることから、DFF21でラッチ動作を行う際に、DFF21が定めるセットアップ時間やホールド時間を満たさずに保持動作を行う可能性があり、DFF21のQ出力信号が準安定(メタステーブル)状態になるおそれがあるためである。このため、図5の回路では、DFF21の後段にm段のDFF31を縦続接続して、DFF21と同じタイミングのクロック信号(この場合は、DCO3の発振信号)でラッチ動作を繰り返すことで、DFF31のQ出力信号の波形のなまりを抑えるようにしている。例えば、m=1だと、合計2段のDFF21,31が縦続接続されることになるが、2段目のDFF31のQ出力信号がまだ準安定状態であれば、さらにもう1段DFF31を追加することで、メタステーブル状態がより起きにくくなる。ただし、図6に示すように、mの数を1つ増やすたびに、位相差信号PEのパルス幅が2πずつ、すなわちDCO3の発振信号の1周期分ずつ増加していく。しかしながら、位相誤差を検出する観点では、位相差信号PEのパルス幅が増加しても特に問題は生じない。
このように、第3の実施形態では、基準信号REFをDCO3の発振信号の立ち上がりエッジまたは立ち下がりエッジで同期化するDFF21のQ出力信号がメタステーブル状態になったとしても、このDFF21の後段にm段のDFF31を縦続接続するため、最終段のDFF31のQ出力信号波形を急峻な波形とすることができる。よって、DCO3の発振信号と基準信号REFとが非同期であっても、基準信号REFとDCO3の発振信号との位相差を正確に反映した位相差信号PEを生成できる。
(第4の実施形態)
以下に説明する第4の実施形態は、第3の実施形態で説明した位相差パルス生成器30をTDC1内の位相差検出器11として用いるものである。
図7は第4の実施形態によるTDC1の内部構成を示すブロック図である。図7のTDC1は、図1のTDC1内の位相差検出器11を図5の位相差パルス生成器30に置換したものである。図7の位相差検出器11で生成される位相差信号PEは、m段のDFF31の段数に応じたパルス幅を有する。m段のDFF31を設けることで、基準信号REFに同期したSSADstop信号とDCO3の発振信号とが非同期であっても、m段のDFF31の中の最終段のDFFのQ出力信号RTREFがメタステーブル状態になることはなく、位相差信号PEの波形を急峻なパルス信号とすることができる。
DFFの段数が1段増えるたびに、位相差信号PEのパルス幅は、2πすなわちDCO3の発振信号の1周期分ずつ大きくなる。このため、第1チャージポンプ12内の第1キャパシタ23の充電時間も、m段のDFF31の段数に応じた時間となる。また、第2チャージポンプ13内の第2キャパシタ26の充電時間も、m段のDFF31に応じた時間となる。カウンタ6の計数値も、m段のDFF31の段数に応じて増加し、差分演算器19aで演算される差分計数値も、本来の位相差分の計数値に、m段のDFF31分の計数値を足し合わせた値となる。1段分のDFFがDCO3の発振信号の1周期に対応する。よって、m段のDFF31が縦続接続されている場合は、m周期分の計数値が加算された値が差分演算器19aから出力される。
以上より、位相差検出器11内にm段のDFF31が縦続接続されている場合には、TDC1から出力される位相差は、本来の小数位相差に、DCO3の発振周期×m/Nを足し合わせた値が出力される。
また、TDC1の出力に、DCO3の発振周期×m/Nが含まれていても、ADPLL回路4は、位相ロック処理を行うことができる。よって、m段のDFF31を設けた分の値が小数位相差に加算されてTDC1から出力されたとしても、ADPLL回路4の位相ロック制御を行う上では特に支障はない。
このように、第4の実施形態では、位相差検出器11内に、基準信号REFをDCO3の発振信号の立ち上がりエッジまたは立ち下がりエッジで同期化するDFF21の後段に、m段のDFF31を縦続接続するため、m段のDFF31の中の最終段のDFFのQ出力信号はメタステーブル状態になることはなく、位相差信号PEのパルスも急峻な波形となる。よって、DCO3の発振信号と基準信号REFとの位相差を精度よく検出できる。
(第5の実施形態)
以下に説明する第5の実施形態は、第2チャージポンプ13内のチャージポンプ動作を高速化するものである。
第4の実施形態の場合、位相差検出器11内にm段のDFF31を設けているため、その分、位相差信号PEのパルス幅が大きくなる。mが1増えるたびに、DCO3の発振信号の1周期分ずつ位相差信号PEのパルス幅が大きくなる。mが増えるたびに、第1キャパシタ23の充電電圧CP1outが高くなり、結果として、第2キャパシタ26の充電電圧CP2outが第1キャパシタ23の充電電圧CP1outに等しくなるまでの時間が長くなり、位相差を検出するのに時間がかかってしまう。
これは、シングルスロープ型のA/D変換器としてのダイナミックレンジ、すなわちTDC1のダイナミックレンジが減少することを意味する。これに対する対策を施したのが第5の実施形態である。
図8は第5の実施形態によるTDC1の内部構成を示すブロック図である。図8のTDC1は、図7のTDC1にプリチャージ信号生成器35を追加したものである。プリチャージ信号生成器35は、基準信号REFがm段のDFF31を通過するのに要する時間分のパルス幅を持つプリチャージ信号を生成する。
図8のプリチャージ信号生成器35は、縦続接続されたm段のDFF(第3同期化回路)36と、第2論理演算器37とを有する。m段のDFF36は、位相差検出器11内のm段のDFF31と同じ段数のDFFが縦続接続されたものである。図8では、m=1としているが、mは2以上でもよい。また、DFF36の段数mは、位相差検出器11内のDFF31の段数mと同じである。
m段のDFF36は、位相差検出器11内のDFF21または前段のDFFの出力信号を、DCO3の発振信号で同期化(ラッチ)する。これにより、m段のDFF36の中の最終段のDFFは、位相差信号PEよりも、m×DCO3の発振周期分遅れた位相の信号RTREF2を出力する。図8の場合、m=1であるため、信号RTREF2は、位相差信号PEよりも、DCO3の発振信号の1周期分(2π)遅れた信号になる。
プリチャージ信号生成器35内の第2論理演算器37は、位相差信号PEの立ち下がりエッジから信号RTREF2の立ち上がりエッジまでのパルス幅を持つパルス信号PCを生成する。また、信号RTREF2を偶数段のインバータで遅延させた信号がSTART信号となる。
また、図8のTDC1は、第2電流源38と第5スイッチ39とを備えている。第5スイッチ39は、プリチャージ信号生成器35で生成されたパルス信号PCにてオン/オフされる。より具体的には、パルス信号PCがオンすると第5スイッチ39はオンし、パルス信号PCがオフすると第5スイッチ39はオフする。
第5スイッチ39がオンすると、第2電流源38からの電流は第2チャージポンプ13内の第2キャパシタ26に流れる。よって、パルス信号PCがハイの期間には、第2キャパシタ26の予備充電すなわちプリチャージが行われる。
第2キャパシタ26の予備充電が終了すると、START信号がハイになり、充放電制御部16内のDFF16aのQ出力信号がロウになり、第2チャージポンプ13内の第3スイッチ27がオンして、第4スイッチ28がオフし、第2キャパシタ26の充電が行われる。
第1電流源14が流す電流と第2電流源38が流す電流との比は、1:K(1<K<N)である。仮に、K≧Nとすると、予備充電の期間内に第2キャパシタ26の充電電圧CP2outが第1キャパシタ23の充電電圧CP1out以上となり、正常にA/D変換が行えなくなるため、望ましくない。また、K≦1とすると、プリチャージ信号生成器35がない場合と比べて、比較器15の比較動作が終了するまでの時間がより長くなってしまうため、やはり望ましくない。
このように、第5の実施形態では、位相差検出器11内にm段のDFF31を設けたために位相差信号PEのパルス幅が大きくなったとしても、プリチャージ信号生成器35にて、位相差信号PEのパルス幅が広がった分だけ、第2キャパシタ26を予備充電するため、比較器15における比較動作に要する時間を短縮することができ、DCO3の発振信号と基準信号REFとの位相差を迅速かつ精度よく検出できる。
(第7の実施形態)
上述した第1〜第6の実施形態におけるTDC1は、受信機に用いられることができる。図9は第1〜第54の実施形態のいずれかにおけるTDC1を有する受信機40の内部構成を示すブロック図である。
図9の受信機40は、アンテナ41と、図2と同様に構成された局部発振器2と、高周波増幅器42と、直交復調器43a,43bと、90°位相器44と、ローパスフィルタ45a,45bと、可変利得増幅器(VGA:Variable Gain Amplifier)46a,46bと、A/D変換器47a,47bと、ベースバンド処理部48とを有する。
直交復調器43a,43bは、局部発振器41から出力された局部発振信号と、この局部発振信号を90°位相器44で90°位相をずらした信号とに基づいて、90°位相の異なるI信号とQ信号を生成する。ローパスフィルタ45a,45bは、I信号とQ信号に含まれる高調波ノイズを除去する。可変利得増幅器46a,46bは、ノイズ除去後のI信号とQ信号の利得を調整する。A/D変換器47a,47bは、可変利得増幅器46a,46bから出力されたI信号とQ信号をデジタルデータに変換して、ベースバンド処理部48に入力する。
受信機40は、単体として用いることもできるし、送信機を含めた無線通信装置として用いることもできる。
図10は第6の実施形態による無線通信装置71の概略構成を示すブロック図である。
図10の無線通信装置71は、ベースバンド処理部72と、RF部73と、アンテナ部74とを備えている。
ベースバンド処理部72は、制御回路75と、送信処理回路76と、受信処理回路77とを有する。ベースバンド処理部72内の各回路は、デジタル信号処理を行う。
制御回路75は、例えば、MAC(Media Access Control)層の処理を行う。制御回路75は、MAC層よりも上位のネットワーク階層の処理を行ってもよい。また、制御回路75は、MIMO(Multi-Input Multi-Output)に関する処理を行ってもよい。例えば、制御回路75は、伝搬路推定処理、送信ウェイト計算処理、およびストリームの分離処理などを行ってもよい。
送信処理回路76は、デジタル送信信号を生成する。受信処理回路77は、復調や復号を行った後に、プリアンブルおよび物理ヘッダの解析などの処理を行う。
RF部73は、送信回路78と、受信回路79とを有する。送信回路78は、送信帯域の信号を抽出する不図示の送信フィルタと、DCO3の発振信号を利用して送信フィルタを通過後の信号を無線周波数にアップコンバートする不図示のミキサと、アップコンバート後の信号を増幅する不図示のプリアンプとを含んでいる。受信回路79は、上述した図9の受信機40と同様に構成されている。すなわち、受信回路79は、TDC1と、ADPLL回路4と、受信RF部81と、DCO3とを有する。図10の送信回路78と受信回路79は、DCO3を共用しているが、それぞれ別個のDCO3を設けてもよい。
アンテナ部74で無線信号の送受信を行う場合には、送信回路78および受信回路79のいずれか一方をアンテナ部74に接続するためのスイッチがRF部73に設けられていてもよい。このようなスイッチがあれば、送信時にはアンテナ部74を送信回路78に接続し、受信時にはアンテナ部74を受信回路79に接続することができる。
図10の送信処理回路76は、一系統の送信信号のみを出力しているが、無線方式によっては、I信号とQ信号に分けて出力する場合もある。この場合の無線通信装置71のブロック構成は例えば図11のようになる。図11の無線通信装置71は、送信処理回路76から送信回路78までの構成が図10とは異なっている。
送信処理回路76は、2系統のデジタルベースバンド信号(以下、デジタルI信号とデジタルQ信号)を生成する。
送信処理回路76と送信回路78の間には、デジタルI信号をアナログI信号に変換するDA変換回路82と、デジタルQ信号をアナログQ信号に変換するDA変換回路83とが設けられている。送信回路78は、不図示のミキサにて、アナログI信号とアナログQ信号をアップコンバートする。
受信RF部81は、例えば図9の局部発振器41と、高周波増幅器42と、直交復調器43a,43bと、90°位相器44と、ローパスフィルタ45a,45bと、可変利得増幅器(VGA:Variable Gain Amplifier)46a,46bと、A/D変換器47A,47Bと、ベースバンド処理部48とを有する。
図10および図11に示したRF部73とベースバンド処理部72はワンチップ化してもよいし、RF部73とベースバンド処理部72とで別個のチップにしてもよい。また、RF部73とベースバンド処理部72の一部はディスクリート部品で構成し、残りを1つまたは複数のチップで構成してもよい。
さらに、RF部73とベースバンド処理部72は、ソフトウェア的に再構成可能なソフトウェア無線機で構成してもよい。この場合、デジタル信号処理プロセッサを用いて、ソフトウェアにてRF部73とベースバンド処理部72の機能を実現すればよい。この場合、図10および図11に示した無線通信装置71の内部に、バス、プロセッサ部および外部インタフェース部が設けられる。プロセッサ部と外部インタフェース部はバスを介して接続され、プロセッサ部ではファームウェアが動作する。ファームウェアは、コンピュータプログラムにより更新が可能である。プロセッサ部がファームウェアを動作させることで、プロセッサ部にて図10および図11に示したRF部73とベースバンド処理部72の処理動作を行うことができる。
図10および図11に示した無線通信装置71は、一つのアンテナ部74しか備えていないが、アンテナの数には特に制限はない。例えば、送信用のアンテナ部74と受信用のアンテナ部74を別個に設けてもよいし、I信号用のアンテナ部74とQ信号用のアンテナ部74を別個に設けてもよい。アンテナ部74が一つだけのときは、送受切替スイッチで、送信と受信を切り替えればよい。
図10および図11に示した無線通信装置71は、アクセスポイントや無線ルータ、コンピュータなどの据置型の無線通信装置71にも適用できるし、スマートフォンや携帯電話等の携帯可能な無線端末にも適用できるし、マウスやキーボードなどのホスト装置と無線通信を行う周辺機器にも適用できるし、無線機能を内蔵したカード状部材にも適用できるし、生体情報を無線通信するウェアラブル端末にも適用できる。図10または図11に示した無線通信装置71同士での無線通信の無線方式は、特に限定されるものではなく、第3世代以降のセルラー通信、無線LAN、Bluetooth(登録商標)、近接無線通信など、種々のものが適用可能である。
図12はホスト装置であるPC84と周辺機器であるマウス85との間で無線通信を行う例を示しており、PC84とマウス85の双方に、図10または図11に示した無線通信装置71が内蔵されている。マウス85は、内蔵バッテリの電力を利用して無線通信を行うが、バッテリを内蔵するスペースは限られているため、できるだけ低消費電力で無線通信を行う必要がある。このため、Bluetooth(登録商標)4.0の規格の中で策定されたBluetooth Low Energyなどの低消費無線通信が可能な無線方式を用いて無線通信を行うのが望ましい。
図13はウェアラブル端末86とホスト装置(例えばPC84)との間で無線通信を行う例を示している。ウェアラブル端末86は、人間の身体に装着されるものであり、図13のように腕に装着するタイプだけでなく、シールタイプなどの身体に貼り付けるものや、眼鏡タイプおよびイヤホンタイプなどの腕以外の身体に装着するものや、ペースメーカなどの身体の内部に入れるものなど、種々のものが考えられる。図13の場合も、ウェアラブル端末86とPC84の両方に、図10または図11に示した無線通信装置71が内蔵されている。なお、PC84とは、コンピュータやサーバなどである。ウェアラブル端末86も、人間の身体に装着されるため、内蔵バッテリのためのスペースが限られているため、上述したBluetooth Low Energy等の低消費電力での無線通信が可能な無線方式を採用するのが望ましい。
また、図10または図11に示した無線通信装置71同士で無線通信を行う場合、無線通信によって送受される情報の種類は特に限定されない。ただし、動画像データのようなデータ量の多い情報を送受する場合と、マウス85の操作情報のようにデータ量の少ない情報を送受する場合とでは、無線方式を変えるのが望ましく、送受される情報量に応じて最適な無線方式で無線通信を行う必要がある。
さらに、図10または図11に示した無線通信装置71同士で無線通信を行う場合、無線通信の動作状態をユーザに報知する報知部を設けてもよい。報知部の具体例としては、例えば、LED等の表示装置に動作状態を表示してもよいし、バイブレータの振動により動作状態を報知してもよいし、スピーカやブザー等による音声情報より動作状態を報知してもよい。
上述した実施形態で説明したTDC1および受信機40の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、TDC1および受信機40の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやCD−ROM等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
また、TDC1および受信機40の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線(無線通信も含む)を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 位相デジタル変換器(TDC)、2 局部発振器、3 DCO3、4 ADPLL回路、6 カウンタ、8 論理演算器、9 ループフィルタ、11 位相差検出器、12 第1チャージポンプ、13 第2チャージポンプ、14 第1電流源、15 比較器、16 充放電制御部、17 第1保持器、18 第2保持器、19 位相差演算器、21 DFF、22 第1論理演算器、23 第1キャパシタ、24 第1スイッチ、25 第2スイッチ、26 第2キャパシタ、27 第3スイッチ、28 第4スイッチ66、30 位相差パルス生成器、31 DFF、35 プリチャージ信号生成器、36 DFF、38 第2電流源、39 第5スイッチ、41 アンテナ、42 高周波増幅器、43a,43b 直交復調器、44 位相器、45a,45b ローパスフィルタ、46a,46b 可変利得増幅器、47a,47b A/D変換器、48 ベースバンド処理部、61 カウンタ切替制御部、62 位相検出器、63 FCW積算部、64 位相誤差検出器、65 ロック検出器

Claims (19)

  1. 第1信号の周期の数を計測するカウンタと、
    前記第1信号と、前記第1信号よりも2倍以上周波数が低い第2信号と、の位相差に応じたパルス幅を持つ位相差信号を生成する第1位相差検出器と、
    前記位相差信号のパルス幅に応じた電荷を充電する第1キャパシタと、
    前記第1キャパシタのN倍(Nは1より大きい実数)のキャパシタンスを有する第2キャパシタと、
    前記第1キャパシタの充電電圧と、前記第2キャパシタの充電電圧とを比較する比較器と、
    前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが前記比較器にて検出されるまで、前記第2キャパシタへの充電を継続する第1充電制御部と、
    前記第2キャパシタへの充電期間における前記カウンタの計数値を前記Nで割った値により、前記第1信号と前記第2信号との位相差を演算する第1位相差演算器と、
    前記第1充電制御部にて前記第2キャパシタへの充電を継続して行い、前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが前記比較器にて検出された時点において、前記第1信号と前記第2信号との位相差に応じたパルス幅を持つ位相差信号を生成する第2位相差検出器と、
    前記第2位相差検出器にて検出された位相差信号のパルス幅に基づいて前記第1キャパシタを充電した後、前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが再び前記比較器にて検出されるまで、前記第2キャパシタへの充電を継続する第2充電制御部と、
    前記第2キャパシタへの充電期間における前記カウンタの計数値を前記Nで割った値により、前記第1信号と前記第2信号との位相差を演算する第2位相差演算器と、
    前記第1位相差演算器で演算された位相差と、前記第2位相差演算器で演算された位相差と、に基づいて、前記第1信号と前記第2信号との小数位相差を検出する第3位相差演算器と、を備え、
    前記第1位相差演算器は、前記カウンタが計測動作を停止している場合には、基準位相に基づいて前記第1信号と前記第2信号との位相差を演算する位相デジタル変換器。
  2. 前記第1充電制御部および前記第2充電制御部が前記第2キャパシタへの充電を継続している間に前記カウンタに計測動作を行わせる第1動作モードと、前記第1充電制御部が前記第2キャパシタへの充電を継続している間に前記カウンタの計測動作を停止させ、かつ前記第2充電制御部が前記第2キャパシタへの充電を継続している間に前記カウンタに計測動作を行わせる第2動作モードと、のいずれか一方を選択するカウンタ動作切替器を備える請求項1に記載の位相デジタル変換器。
  3. 前記第1位相差演算器は、前記カウンタが計測動作を停止している場合には、前記基準位相を前記N倍した値の整数部分により、前記第1信号と前記第2信号との位相差を演算する請求項1または2に記載の位相デジタル変換器。
  4. 前記カウンタの計数値と前記第3位相差演算器で検出された前記小数位相差とに基づいて、前記第1信号の位相を検出する位相検出器と、
    前記位相検出器で検出された前記第1信号の位相と、前記基準位相と、に基づいて、位相誤差を検出する位相誤差検出器と、
    前記位相誤差が所定の閾値以下になったことを検出するロック検出器と、
    前記ロック検出器による検出結果に基づいて、前記カウンタに計測動作を行わせるか否かを切替制御するカウンタ切替制御部を備える請求項3に記載の位相デジタル変換器。
  5. 前記カウンタ切替制御部は、前記ロック検出器により前記位相誤差が前記閾値以下になったことが検出され、かつ前記第2充電制御部が前記第1キャパシタへの充電を開始した場合に、前記カウンタに計測動作を開始させる請求項4に記載の位相デジタル変換器。
  6. 周波数制御コードを積算して前記基準位相を検出する積算器を備える請求項1乃至5のいずれか一項に記載の位相デジタル変換器。
  7. 前記第1キャパシタおよび前記第2キャパシタに対して充電電流を供給する第1電流源と、
    前記位相差信号により、前記第1電流源から前記第1キャパシタに充電電流を流すか否かを切り替える第1切替器と、
    前記第1充電制御部からの信号により、前記第1電流源から前記第2キャパシタに充電電流を流すか否かを切り替える第2切替器と、を備える請求項1乃至6のいずれか一項に記載の位相デジタル変換器。
  8. 前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが前記比較器にて検出されると、前記第1キャパシタおよび前記第2キャパシタを放電する放電制御部を備える請求項1乃至7のいずれか一項に記載の位相デジタル変換器。
  9. 前記放電制御部は、
    前記第1充電制御部からの信号により、前記第1キャパシタの両電極間を短絡して前記第1キャパシタを放電する第3切替器と、
    前記第1充電制御部からの信号により、前記第2キャパシタの両電極間を短絡して前記第2キャパシタを放電する第4切替器と、を有する請求項8に記載の位相デジタル変換器。
  10. 前記第1充電制御部は、前記位相差信号のパルス幅の時間だけ前記第1キャパシタを充電する請求項1乃至9のいずれか一項に記載の位相デジタル変換器。
  11. 前記第2キャパシタが充電を開始する時点での前記カウンタの計数値を保持する第1保持器と、
    前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが前記比較器にて検出された時点での前記カウンタの計数値を保持する第2保持器と、
    前記第2保持器の計数値と前記第1保持器の計数値との差分の計数値を演算する差分演算器と、を備え、
    前記第1位相差演算器は、前記差分演算器で演算された計数値を前記Nで割って前記位相差を演算する請求項1乃至10のいずれか一項に記載の位相デジタル変換器。
  12. 前記第1位相差検出器は、
    前記第2信号を前記第1信号の立ち上がりエッジまたは立ち下がりエッジにて同期化する第1同期化回路と、
    前記第1同期化回路と同じ前記第1信号のエッジにて、前記第1同期回路の出力信号または前段の出力信号をラッチする縦続接続されたm段(mは1以上の整数)の第2同期化回路と、
    前記第1同期化回路の出力信号と、前記第2同期化回路の出力信号とに基づいて、前記位相差信号を生成する第1論理演算器と、を有する請求項1乃至11のいずれか1項に記載の位相デジタル変換器。
  13. 前記第2信号が前記m段の第2同期化回路を通過するのに要する時間分のパルス幅を有するプリチャージ信号を生成するプリチャージ信号生成器と、
    前記第2キャパシタへの充電を開始してから、前記プリチャージ信号のパルス幅分の時間だけ前記第2キャパシタへの充電電流を増強する充電増強部と、を備える請求項12に記載の位相デジタル変換器。
  14. 前記プリチャージ信号生成器は、
    前記第1同期化回路と同じ前記第1信号のエッジにて、前記第1同期回路の出力信号または前段の出力信号をラッチする前記m段の第3同期化回路と、
    前記第1同期化回路の出力信号と、前記第3同期化回路の出力信号とに基づいて、前記プリチャージ信号を生成する第2論理演算器と、を有する請求項13に記載の位相デジタル変換器。
  15. 前記第1キャパシタおよび前記第2キャパシタに対して充電電流を供給する第1電流源を備え、
    前記充電増強部は、前記第2キャパシタに充電電流を流す第2電流源を有し、
    前記第2電流源が前記第2キャパシタに流す充電電流は、前記第1電流源が前記第2キャパシタに流す充電電流のK倍(Kは1より大きく、前記Nより小さい実数)である請求項13または14に記載の位相デジタル変換器。
  16. 請求項1乃至15のいずれか一項に記載の位相デジタル変換器を含む集積回路。
  17. 請求項16に記載の集積回路と、
    少なくとも1つのアンテナと、を備える無線通信装置。
  18. RF部と、ベースバンド部とを備えた無線通信装置であって、
    前記RF部は、送信回路と、受信回路と、を有し、
    前記ベースバンド部は、送信処理回路と、受信処理回路と、を有し、
    前記受信回路は、
    位相差に応じた発振信号を生成する発振器と、
    前記発振信号と基準信号との前記位相差を検出する位相デジタル変換器と、
    前記位相差がなくなるように前記発振信号を帰還制御するPLL回路と、
    前記発振信号を用いて受信処理を行う受信RF部と、を有し、
    前記位相デジタル変換器は、
    第1信号の周期の数を計測するカウンタと、
    前記第1信号と、前記第1信号よりも2倍以上周波数が低い第2信号と、の位相差に応じたパルス幅を持つ位相差信号を生成する第1位相差検出器と、
    前記位相差信号のパルス幅に応じた電荷を充電する第1キャパシタと、
    前記第1キャパシタのN倍(Nは1より大きい実数)のキャパシタンスを有する第2キャパシタと、
    前記第1キャパシタの充電電圧と、前記第2キャパシタの充電電圧とを比較する比較器と、
    前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが前記比較器にて検出されるまで、前記第2キャパシタへの充電を継続する第1充電制御部と、
    前記第2キャパシタへの充電期間における前記カウンタの計数値を前記Nで割った値により、前記第1信号と前記第2信号との位相差を演算する第1位相差演算器と、
    前記第1充電制御部にて前記第2キャパシタへの充電を継続して行い、前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが前記比較器にて検出された時点において、前記第1信号と前記第2信号との位相差に応じたパルス幅を持つ位相差信号を生成する第2位相差検出器と、
    前記第2位相差検出器にて検出された位相差信号のパルス幅に基づいて前記第1キャパシタを充電した後、前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが再び前記比較器にて検出されるまで、前記第2キャパシタへの充電を継続する第2充電制御部と、
    前記第2キャパシタへの充電期間における前記カウンタの計数値を前記Nで割った値により、前記第1信号と前記第2信号との位相差を演算する第2位相差演算器と、
    前記第1位相差演算器で演算された位相差と、前記第2位相差演算器で演算された位相差と、に基づいて、前記第1信号と前記第2信号との小数位相差を検出する第3位相差演算器と、を備え、
    前記第1位相差演算器は、前記カウンタが計測動作を停止している場合には、基準位相に基づいて前記第1信号と前記第2信号との位相差を演算する無線通信装置。
  19. カウンタにて、第1信号の周期の数を計測するステップと、
    前記第1信号と、前記第1信号よりも2倍以上周波数が低い第2信号と、の位相差に応じたパルス幅を持つ位相差信号を生成するステップと、
    前記位相差信号のパルス幅に応じた電荷を第1キャパシタに充電するステップと、
    前記第1キャパシタのN倍(Nは1より大きい実数)のキャパシタンスを有する第2キャパシタの充電電圧と、前記第1キャパシタの充電電圧とを比較するステップと、
    前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になるまで、前記第2キャパシタへの充電を継続するステップと、
    前記第2キャパシタへの充電期間における前記カウンタの計数値を前記Nで割った値により、第1位相差演算器にて前記第1信号と前記第2信号との位相差を演算するステップと、
    前記第2キャパシタへの充電を継続して行い、前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが検出された時点において、前記第1信号と前記第2信号との位相差に応じたパルス幅を持つ位相差信号を生成するステップと、
    前記位相差信号のパルス幅に基づいて前記第1キャパシタを充電した後、前記第2キャパシタの充電電圧が前記第1キャパシタの充電電圧以上になったことが再び前記比較器にて検出されるまで、前記第2キャパシタへの充電を継続するステップと、
    前記第2キャパシタへの充電期間における前記カウンタの計数値を前記Nで割った値により、第2位相差演算器にて前記第1信号と前記第2信号との位相差を演算するステップと、
    前記第1位相差演算器で演算された位相差と、前記第2位相差演算器で演算された位相差と、に基づいて、前記第1信号と前記第2信号との小数位相差を検出するステップと、を備え、
    前記第1位相差演算器は、前記カウンタが計測動作を停止している場合には、基準位相に基づいて前記第1信号と前記第2信号との位相差を演算する無線通信方法。
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