WO2016104464A1 - 位相デジタル変換器、位相差パルス生成器、無線通信装置および無線通信方法 - Google Patents

位相デジタル変換器、位相差パルス生成器、無線通信装置および無線通信方法 Download PDF

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明秀 崔
雅則 古田
板倉　哲朗
智史 近藤
英徳 大國
トァン タン タ
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株式会社 東芝
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/50—All digital phase-locked loop

Definitions

  • Embodiments described herein relate generally to a phase digital converter, a phase difference pulse generator, a wireless communication device, and a wireless communication method.
  • the main circuit in the wireless communication device is often formed by a CMOS process for chip formation.
  • the local oscillation signal can be generated by an all-digital ADPLL (All Digital Phase-Locked Loop) circuit and a phase digital converter.
  • ADPLL All Digital Phase-Locked Loop
  • each output of a multi-stage inverter is latched by a corresponding flip-flop to generate a phase difference signal.
  • a circuit several tens of stages of inverters and flip-flops are required, resulting in an increase in circuit scale and a large current consumption in the entire phase digital converter.
  • the problem to be solved by the present invention is to provide a phase digital converter, a phase difference pulse generator, a wireless communication apparatus, and a wireless communication method that can reduce the circuit scale and power consumption.
  • a counter that measures the number of periods of the first signal;
  • a first phase difference detector for generating a phase difference signal having a pulse width corresponding to a phase difference between the first signal and a second signal having a frequency twice or more lower than the first signal;
  • a first capacitor that charges a charge corresponding to a pulse width of the phase difference signal;
  • a second capacitor having a capacitance N times that of the first capacitor (N is a real number greater than 1);
  • a comparator for comparing the charging voltage of the first capacitor with the charging voltage of the second capacitor;
  • a first charge control unit that continues to charge the second capacitor until the comparator detects that the charge voltage of the second capacitor is equal to or higher than the charge voltage of the first capacitor;
  • a first phase difference calculator that calculates a phase difference between the first signal and the second signal by a value obtained by dividing the count value of the counter in the charging period of the second capacitor by the N.
  • a digital converter is provided.
  • FIG. 1 is a block diagram showing a schematic configuration of a TDC according to a first embodiment.
  • the block diagram which shows schematic structure of the local oscillator using TDC.
  • the timing diagram of TDC by a 1st embodiment.
  • the block diagram which shows the internal structure of the phase difference pulse generator by 2nd Embodiment.
  • the timing diagram of the phase difference pulse generator of FIG. The block diagram which shows the internal structure of TDC by 3rd Embodiment.
  • FIG. 8 is a timing chart of TDC1 in FIG.
  • the block diagram which shows schematic structure of TDC1 by 5th Embodiment.
  • FIG. 6 is a block diagram showing an internal configuration of a receiver having a TDC in any of the first to fourth embodiments.
  • wireless communication apparatus by 5th Embodiment. 1 is a diagram illustrating a block configuration of a wireless communication device. The figure which shows the example which performs radio
  • phase digital converter the phase difference pulse generator
  • wireless communication apparatus the characteristic configuration and operation in the phase digital converter, the phase difference pulse generator, and the wireless communication apparatus will be mainly described.
  • the phase digital converter, the phase difference pulse generator, and the wireless communication apparatus May have configurations and operations omitted in the following description.
  • these omitted configurations and operations are also included in the scope of the present embodiment.
  • FIG. 1 is a block diagram showing a schematic configuration of a phase-to-digital converter (TDC) 1 according to the first embodiment
  • FIG. 2 is a block diagram showing a schematic configuration of a local oscillator 2 using the TDC 1.
  • TDC phase-to-digital converter
  • the local oscillator 2 in FIG. 2 is a circuit that generates a local oscillation signal used in, for example, a wireless communication apparatus.
  • the local oscillator 2 in FIG. 2 includes a digitally controlled oscillator (DCO: Digitally Control Oscillator) 3, a TDC 1 whose detailed configuration is shown in FIG. 1, and an ADPLL circuit 4.
  • the ADPLL circuit 4 includes a first differentiator 5 that differentiates the output signal of the TDC 1, a second differentiator 7 that differentiates the output signal of the counter 6 in the TDC 1, a logical operator 8 that calculates frequency error information, and a loop And a filter 9.
  • the counter 6 is provided separately from the TDC 1, but in this specification, an example in which the counter 6 is provided inside the TDC 1 will be described.
  • the counter 6 counts the number of rising edges or falling edges of the oscillation signal of the DCO 3.
  • the output signal of the counter 6 is a signal representing the integer phase of the oscillation signal of the DCO 3.
  • the second differentiator 7 differentiates the output signal of the counter 6.
  • the output signal of the second differentiator 7 is a signal representing the integer frequency of the oscillation signal of the DCO 3.
  • the TDC 1 shown in detail in FIG. 1 generates a phase difference signal between the oscillation signal of the DCO 3 and the reference signal, as will be described later.
  • This phase difference signal is a signal representing the decimal phase of the oscillation signal of the DCO 3.
  • the first differentiator 5 differentiates the output signal of the TDC 1.
  • the output signal of the first differentiator 5 is a signal that represents the decimal frequency of the oscillation signal of the DCO 3.
  • the logical operation unit 8 calculates a signal obtained by subtracting the output signal of the first differentiator 5 and the output signal of the second differentiator 7 from the frequency code FCW set from the outside.
  • the output signal of the logic unit 8 is a frequency error signal that represents an error between the frequency indicated by the frequency code FCW and the frequency of the oscillation signal of the DCO 3.
  • the loop filter 9 removes noise components contained in the frequency error signal.
  • the output signal of the loop filter 9 is input to the DCO 3.
  • the DCO 3 Based on the output signal of the loop filter 9, the DCO 3 performs a feedback operation so that there is no error between the frequency indicated by the frequency code FCW and the frequency of the oscillation signal of the DCO 3.
  • the DCO 3 is provided in the local oscillator 2, but instead of generating an oscillation signal by the DCO 3 in the local oscillator 2, it is generated by a VCO (Voltage Control Oscillator) provided outside the local oscillator 2.
  • VCO Voltage Control Oscillator
  • the generated oscillation signal may be input to the local oscillator 2.
  • FIG. 1 includes a counter 6, a phase difference detector (first phase difference detector) 11, a first charge pump 12, a second charge pump 13, a first current source 14, and a comparator 15.
  • the charging / discharging control unit (first charging control unit) 16, the first holder 17, the second holder 18, and the phase difference calculator (first phase difference calculator) 19 are provided.
  • the counter 6 measures the number of periods of the oscillation signal (first signal) of the DCO 3. That is, the counter 6 measures the number of rising edges or falling edges of the oscillation signal of the DCO 3.
  • the phase difference detector 11 generates a phase difference signal PE between the oscillation signal of the DCO 3 and the reference signal (second signal) REF.
  • the reference signal REF is a signal generated by the reference signal source 10, for example.
  • the reference signal source 10 may be provided inside the TDC 1 or outside.
  • the frequency of the reference signal REF is a signal that is two or more times lower than the frequency of the oscillation signal of the DCO 3.
  • the phase difference signal PE generated by the phase difference detector 11 is a signal representing a phase difference within one cycle of the oscillation signal of the DCO 3, that is, a decimal phase difference.
  • the phase difference detector 11 includes a DFF (first synchronization circuit) 21 that generates a signal RTREF obtained by synchronizing (latching) the reference signal REF with the rising edge or falling edge of the oscillation signal of the DCO 3; A first logic unit 22 that generates a phase difference signal PE representing a phase difference between the signal RTREF and the reference signal REF; A signal having the same logic as the signal RFREF is a START signal.
  • a first logic unit 22 that generates a phase difference signal PE representing a phase difference between the signal RTREF and the reference signal REF
  • a signal having the same logic as the signal RFREF is a START signal.
  • the first charge pump 12 includes a first capacitor 23, a first switch (first switch) 24, and a second switch (third switch) 25.
  • the first switch 24 switches whether to supply the current from the first current source 14 to the first capacitor 23 to charge the first capacitor 23.
  • the first switch 24 When the first switch 24 is turned on, the current from the first current source 14 is supplied to the first capacitor 23, and the first capacitor 23 is charged.
  • the first switch 24 is turned on or off by the phase difference signal PE output from the phase difference detector 11. For example, if the phase difference signal PE is high, the first switch 24 is turned on, and if the phase difference signal PE is low, the first switch 24 is turned off.
  • the second switch 25 switches whether to short-circuit between the both end electrodes of the first capacitor 23.
  • the second switch 25 is turned on, both electrodes of the first capacitor 23 are short-circuited and the first capacitor 23 is discharged.
  • the second switch 25 is turned on or off by an output signal of the charge / discharge control unit 16 described later.
  • the second charge pump 13 includes a second capacitor 26, a third switch 27 (second switch), and a fourth switch (fourth switch) 28.
  • the second capacitor 26 has a capacitance N times that of the first capacitor 23 (N is a real number larger than 1).
  • the third switch 27 switches whether or not to charge the second capacitor 26 by supplying the current from the first current source 14 to the second capacitor 26.
  • the third switch 27 is turned on, the current from the first current source 14 is supplied to the second capacitor 26 and the second capacitor 26 is charged.
  • the fourth switch 28 switches whether to short-circuit between the both end electrodes of the second capacitor 26.
  • the fourth switch 28 is turned on, both electrodes of the second capacitor 26 are short-circuited, and the second capacitor 26 is discharged.
  • the third switch 27 and the fourth switch 28 are turned on or off by an output signal of the charge / discharge control unit 16 described later.
  • the comparator 15 compares the charging voltage of the first capacitor 23 and the charging voltage of the second capacitor 26, and outputs a signal corresponding to the voltage difference between the two charging voltages.
  • the charge / discharge control unit 16 continues to charge the second capacitor 26 until the comparator 15 detects that the charge voltage of the second capacitor 26 has become equal to or higher than the charge voltage of the first capacitor 23. That is, the charge / discharge control unit 16 uses the first logic (for example, low) when the charging voltage of the second capacitor 26 is equal to or lower than the charging voltage of the first capacitor 23, and the charging voltage of the second capacitor 26 is When it becomes higher than the charging voltage, a second logic (eg, high) signal is generated. The signal generated by the charge / discharge control unit 16 is used to switch the second switch 25, the third switch 27, and the fourth switch 28 on or off.
  • first logic for example, low
  • the charge / discharge control unit 16 includes a D flip-flop (hereinafter referred to as DFF) 16a and an inverter 16b.
  • DFF D flip-flop
  • the output signal of the comparator 15 is input to the clock terminal of the DFF 16a, the D input terminal of the DFF 16a is set to the power supply voltage Vdd, and the START signal is input to the reset terminal of the DFF 16a.
  • the START signal is, for example, a pulse signal having a pulse width during a period when the output signal of the DFF 21 in the phase difference detector 11 is high.
  • the DFF 16a is reset and charging of the second capacitor 26 is started.
  • the Q output signal of the DFF 16a is a STOP signal.
  • the third switch 27 is turned off, the fourth switch 28 is turned on, and the second capacitor 26 is discharged.
  • the STOP signal becomes high when the charging voltage of the second capacitor 26 becomes equal to or higher than the charging voltage of the first capacitor 23 in the comparator 15. As described above, when the charging voltage of the second capacitor 26 becomes equal to or higher than the charging voltage of the first capacitor 23, the charging of the second capacitor 26 is finished and the first capacitor 23 and the second capacitor 26 are discharged.
  • the first holder 17 holds the count value of the counter 6 when the second capacitor 26 starts charging.
  • the first holder 17 has, for example, a DFF, and the count value of the counter 6 is input to the D input terminal of the DFF, and the START signal is input to the clock terminal. At the rising edge of the START signal, the DFF latches (holds) the count value of the counter 6.
  • the second holder 18 holds the count value of the counter 6 when the comparator 15 detects that the charging voltage of the second capacitor 26 has become equal to or higher than the charging voltage of the first capacitor 23.
  • the second holder 18 has, for example, a DFF.
  • the count value of the counter 6 is input to the D input terminal of the DFF, and the STOP signal is input to the clock terminal.
  • the phase difference calculator 19 calculates the phase difference between the oscillation signal of the DCO 3 and the reference signal REF. More specifically, a decimal phase difference smaller than one cycle of the oscillation signal of DCO 3 is calculated.
  • the phase difference calculator 19 includes, for example, a difference calculator 19a that calculates a difference between a value held by the first holder 17 and a value held by the second holder 18, and a difference calculated by the difference calculator 19a.
  • FIG. 3 is a timing diagram of the TDC 1 according to the first embodiment. The operation of the TDC 1 in FIG. 1 will be described with reference to this timing diagram.
  • the phase difference detector 11 detects the phase difference between the oscillation signal of the DCO 3 and the reference signal REF, and generates a phase difference signal PE having a pulse width equal to the detected phase difference (time t1 to t2).
  • the phase difference signal PE is a pulse signal having a pulse width from the rising edge of the reference signal REF to the rising edge of the signal RTREF obtained by synchronizing the reference signal REF with the rising edge of the oscillation signal of the DCO 3. is there.
  • the first switch 24 in the first charge pump 12 is turned on while the phase difference signal PE is high. Therefore, the first switch 24 is turned on during a period (t1 to t2) from the rising edge of the reference signal REF to the rising edge of the signal RTREF.
  • the first switch 24 is turned on, the current from the first current source 14 flows to the first capacitor 23 through the first switch 24, and the first capacitor 23 is charged.
  • the first capacitor 23 is charged during the period from the rising edge of the reference signal REF to the rising edge of the signal RTREF.
  • the charging voltage CP1out of the first capacitor 23 rises sharply.
  • the START signal is a signal that changes according to the Q output of the DFF 21 in the phase difference detector 11. Therefore, the START signal rises slightly after the rising edge of the signal RTREF, which is the Q output of the DFF (time t2), and remains high until time t3.
  • the START signal becomes high, the Q output of the DFF in the charge / discharge control unit 16 becomes low, the third switch 27 is turned on, and the fourth switch 28 is turned off.
  • a current flows from the first current source 14 through the third switch 27 in the second charge pump 13 to the second capacitor 26, and the second capacitor 26 is charged (time t2 to t4).
  • the comparator 15 compares the charging voltage CP1out of the first capacitor 23 with the charging voltage CP2out of the second capacitor 26.
  • the output of the comparator 15 changes from low to high.
  • the STOP signal which is the Q output of the DFF in the charge / discharge control unit 16, goes from low to high.
  • the STOP signal becomes high, the third switch 27 in the second charge pump 13 is turned off, the fourth switch 28 is turned on, and the charge of the second capacitor 26 is discharged.
  • the first charge pump 12, the second charge pump 13, and the charge / discharge control unit 16 constitute a single slope type A / D converter. That is, as shown in FIG. 3, the comparison operation is stopped when the charging voltage CP1out of the first capacitor 23 coincides with the linearly increasing voltage, and the period from the start of the comparison operation to the stop is measured by the counter 6. Counting is performed, and the count value of the counter 6 is set as an A / D conversion value.
  • the first holder 17 holds the count value of the counter 6 at the rising edge (time t2) of the START signal, and the second holder 18 counters the counter at the rising edge (time t4) of the STOP signal. Holds a count value of 6.
  • the difference calculator 19 a calculates the difference between the count value held by the second holder 18 and the count value held by the first holder 17. This difference is a count value of the counter 6 while the comparator 15 is performing the comparison operation, and corresponds to a phase difference between the oscillation signal of the DCO 3 and the reference signal REF.
  • the ratio of the capacitance of the first capacitor 23 in the first charge pump 12 to the capacitance of the second capacitor 26 in the second charge pump 13 is 1: N.
  • the maximum length of the charging period of the first capacitor 23 is one cycle of the oscillation signal of the DCO 3. It takes N times as long as the first capacitor 23 to charge the second capacitor 26. Therefore, the maximum length of the charging period of the second capacitor 26 is the N period of the oscillation signal of the DCO 3.
  • a value obtained by dividing the difference calculated by the difference calculator 19a by N is a fractional phase difference of the oscillation signal of the DCO 3, that is, a phase difference between the oscillation signal of the DCO 3 and the reference signal REF when the phase full scale value is 2 ⁇ . It becomes a digital value corresponding to.
  • the multiplier 19b multiplies the difference calculated by the difference calculator 19a by 1 / N to obtain the decimal phase difference.
  • N is a capacitance ratio between the first capacitor 23 and the second capacitor 26, and this ratio N corresponds to the full-scale value 2 ⁇ of the phase difference between the oscillation signal of the DCO 3 and the reference signal REF. Therefore, by dividing the count value of the counter 6 by N, the decimal phase difference between the oscillation signal of the DCO 3 and the reference signal REF can be easily calculated.
  • FIG. 3 shows timing waveforms for three cycles of the reference signal REF.
  • the fractional phase difference is a value obtained by dividing these phase differences by N. As shown in FIG. 3, the smaller the phase difference, the narrower the pulse width of the phase difference signal PE, and the shorter the period from when the comparator 15 starts the comparison operation to when it stops.
  • the first capacitor 23 is charged.
  • the second capacitor 26 is charged until it becomes equal to the charging voltage CP1out, and the phase difference is detected based on the count value of the counter 6 within the period during which the second capacitor 26 is charging.
  • the decimal phase difference between the oscillation signal of the DCO 3 and the reference signal REF is detected by a value obtained by dividing this phase difference by the capacitance ratio N of the first capacitor 23 and the second capacitor 26.
  • the TDC 1 is provided with a counter 6 for detecting an integer phase. Since the decimal phase difference is detected by using the counter 6, it is necessary to provide a separate counter for detecting the decimal phase difference. Thus, the circuit scale can be further reduced and the power consumption can be reduced.
  • the single slope type A / D converter is provided in the TDC 1 and the first charge pump 12 and the second charge pump 13 in the A / D converter share the first current source 14, It is not necessary to provide a current source for each of the charge pumps 12 and 13, and the circuit scale can be reduced. Also, variations in the current flowing through the charge pumps 12 and 13 do not occur, and A / D conversion accuracy can be improved.
  • the capacitance ratio N between the first capacitor 23 in the first charge pump 12 and the second capacitor 26 in the second charge pump 13 is a full-scale value of the phase difference
  • the count value of the counter 6 is divided by N.
  • the fractional phase difference can be calculated simply. This eliminates the need for calibration processing for detecting the full-scale value of the phase difference, thereby further reducing the circuit scale and reducing power consumption.
  • the second embodiment relates to a phase difference pulse generator applicable as the phase difference detector 11 in the TDC 1.
  • FIG. 4 is a block diagram showing an internal configuration of the phase difference pulse generator 30 according to the second embodiment
  • FIG. 5 is a timing diagram of the phase difference pulse generator 30 of FIG.
  • the phase difference pulse generator 30 in FIG. 4 has an M-stage (m is an integer equal to or greater than 1) DFF (second synchronization circuit) 31 cascaded after the DFF 21 in the phase difference detector 11 in FIG. Is.
  • DFF second synchronization circuit
  • FIG. 4 shows an example having one stage of DFF 31, two or more stages of DFFs 1 may be connected in cascade.
  • the Q output signal RTREF of the DFF 21 is input to the first logic unit 22, but in FIG. 4, the Q output signal of the final DFF in the m-stage DFF 31 is used.
  • the signal RTREF is input to the first logic unit 22.
  • the first logic unit 22 generates a phase difference signal PE that is high from the rising edge of the reference signal REF to the rising edge of the signal RTREF based on the signal RTREF and the reference signal REF. To do.
  • This phase difference signal PE is used for switching on / off of the first switch 24 in the first charge pump 12 as in FIG.
  • m-stage DFF 31 is cascade-connected to the subsequent stage of the DFF 21 that synchronizes the reference signal REF with the oscillation signal of the DCO 3 is that the reference signal REF and the oscillation signal of the DCO 3 are in an asynchronous relationship. This is because there is a possibility that the holding operation may be performed without satisfying the setup time and hold time determined by the DFF 21, and the Q output signal of the DFF 21 may be in a metastable (metastable) state. For this reason, in the circuit of FIG. 4, m-stage DFFs 31 are cascade-connected to the subsequent stage of the DFF 21, and the latch operation is repeated with the clock signal having the same timing as the DFF 21 (in this case, the oscillation signal of the DCO 3).
  • the waveform rounding of the Q output signal is suppressed.
  • the pulse width of the phase difference signal PE increases by 2 ⁇ , that is, by one period of the oscillation signal of the DCO 3. Therefore, when the phase difference signal PE generated by the phase difference pulse generator 30 in FIG. 4 is used for the TDC 1 in FIG. 1 to detect a fractional phase difference, the pulse width of the phase difference signal PE increases after A / D conversion. It is necessary to perform a process such as removing the amount as a DC offset.
  • the Q output signal of the DFF 21 that synchronizes the reference signal REF with the rising edge or the falling edge of the oscillation signal of the DCO 3 enters the metastable state, Since m stages of DFFs 31 are connected in cascade, the Q output signal waveform of the final stage DFF 31 can be made steep. Therefore, even if the oscillation signal of the DCO 3 and the reference signal REF are asynchronous, the phase difference signal PE that accurately reflects the phase difference between the reference signal REF and the oscillation signal of the DCO 3 can be generated.
  • phase difference pulse generator 30 described in the second embodiment is used as the phase difference detector 11 in the TDC 1.
  • FIG. 6 is a block diagram showing an internal configuration of the TDC 1 according to the third embodiment.
  • a TDC 1 in FIG. 6 is obtained by replacing the phase difference detector 11 in the TDC 1 in FIG. 1 with a phase difference pulse generator 30 in FIG.
  • the phase difference signal PE generated by the phase difference detector 11 in FIG. 6 has a pulse width corresponding to the number of stages of the m-stage DFF 31.
  • the waveform of the phase difference signal PE can be a steep pulse signal.
  • the pulse width of the phase difference signal PE increases by 2 ⁇ , that is, by one period of the oscillation signal of the DCO 3.
  • the charging time of the first capacitor 23 in the first charge pump 12 is also a time corresponding to the number of stages of the m-stage DFF 31.
  • the charging time of the second capacitor 26 in the second charge pump 13 is also a time corresponding to the m-stage DFF 31.
  • the count value of the counter 6 also increases in accordance with the number of stages of the m-stage DFF 31, and the difference count value calculated by the difference calculator 19a is also set to the count value of the m-stage DFF 31 as the original phase difference count value. It is the sum of the values.
  • One stage of DFF corresponds to one period of the oscillation signal of DCO3. Therefore, when m stages of DFFs 31 are cascade-connected, a value obtained by adding count values for m cycles is output from the difference calculator 19a.
  • the phase difference output from the TDC 1 is the original decimal phase difference plus the oscillation period of the DCO 3 ⁇ m / N.
  • the combined value is output.
  • the original fractional phase difference is obtained by differentiating the output signal of the TDC 1 by the second differentiator 7.
  • the amount added to is deleted, and the original decimal frequency is obtained.
  • ADPLL circuit 4 can perform the phase lock process. Therefore, even if a value corresponding to the provision of the m-stage DFF 31 is added to the decimal phase difference and output from the TDC 1, there is no particular problem in performing the phase lock control of the ADPLL circuit 4.
  • m-stage DFFs 31 are cascaded in the phase difference detector 11 after the DFF 21 that synchronizes the reference signal REF with the rising edge or falling edge of the oscillation signal of the DCO 3. Therefore, the Q output signal of the final DFF in the m-stage DFF 31 does not enter the metastable state, and the pulse of the phase difference signal PE also has a steep waveform. Therefore, the phase difference between the oscillation signal of DCO 3 and the reference signal REF can be detected with high accuracy.
  • the pulse width of the phase difference signal PE is correspondingly increased.
  • the pulse width of the phase difference signal PE increases by one period of the oscillation signal of the DCO 3.
  • the charging voltage CP1out of the first capacitor 23 increases, and as a result, the time until the charging voltage CP2out of the second capacitor 26 becomes equal to the charging voltage CP1out of the first capacitor 23 increases, and the phase difference It takes time to detect.
  • FIG. 7 is a block diagram showing an internal configuration of the TDC 1 according to the fourth embodiment
  • FIG. 8 is a timing chart of the TDC 1 in FIG. TDC1 in FIG. 7 is obtained by adding a precharge signal generator 35 to TDC1 in FIG.
  • the precharge signal generator 35 generates a precharge signal having a pulse width corresponding to the time required for the reference signal REF to pass through the m-stage DFF 31.
  • the 7 includes an m-stage DFF (third synchronization circuit) 36 and a second logic operation unit 37 that are cascade-connected.
  • the number of stages m of the DFF 36 is the same as the number of stages m of the DFF 31 in the phase difference detector 11.
  • the m-stage DFF 36 synchronizes (latches) the output signal of the DFF 21 in the phase difference detector 11 or the previous stage DFF with the oscillation signal of the DCO 3.
  • the final DFF in the m-stage DFF 36 outputs a signal RTREF2 having a phase delayed by the oscillation period of m ⁇ DCO3 from the phase difference signal PE.
  • the signal RTREF2 is a signal delayed by one cycle (2 ⁇ ) of the oscillation signal of the DCO 3 from the phase difference signal PE.
  • the second logic unit 37 in the precharge signal generator 35 generates a pulse signal PC having a pulse width from the falling edge of the phase difference signal PE to the rising edge of the signal RTREF2. Further, a signal obtained by delaying the signal RTREF2 by an even number of inverters becomes a START signal.
  • the TDC 1 in FIG. 7 includes a second current source 38 and a fifth switch 39.
  • the fifth switch 39 is turned on / off by the pulse signal PC generated by the precharge signal generator 35. More specifically, the fifth switch 39 is turned on when the pulse signal PC is turned on, and the fifth switch 39 is turned off when the pulse signal PC is turned off.
  • the fifth switch 39 When the fifth switch 39 is turned on, the current from the second current source 38 flows to the second capacitor 26 in the second charge pump 13. Therefore, during the period when the pulse signal PC is high, the second capacitor 26 is precharged, that is, precharged.
  • the START signal becomes high
  • the Q output signal of the DFF 16a in the charge / discharge control unit 16 becomes low
  • the third switch 27 in the second charge pump 13 is turned on.
  • the fourth switch 28 is turned off, and the second capacitor 26 is charged.
  • the ratio of the current flowing through the first current source 14 and the current flowing through the second current source 38 is 1: K (1 ⁇ K ⁇ N). If K ⁇ N, it is not desirable because the charging voltage CP2out of the second capacitor 26 becomes equal to or higher than the charging voltage CP1out of the first capacitor 23 during the preliminary charging period, and A / D conversion cannot be performed normally. Further, if K ⁇ 1, the time until the comparison operation of the comparator 15 is completed is longer than that in the case where the precharge signal generator 35 is not provided.
  • the time until the comparison operation of the comparator 15 is completed can be shortened, and the oscillation signal of the DCO 3 can be reduced. Can be detected with high accuracy in a short time.
  • the precharge signal generator 35 Since the second capacitor 26 is precharged as much as the pulse width of the phase difference signal PE increases, the time required for the comparison operation in the comparator 15 can be shortened, and the phase difference between the oscillation signal of the DCO 3 and the reference signal REF. Can be detected quickly and accurately.
  • the decimal phase difference of the oscillation signal of the DCO 3 can be detected more accurately as the ratio N of the capacitance of the second capacitor 26 to the capacitance of the first capacitor 23 is increased.
  • N the ratio of the capacitance of the second capacitor 26 to the capacitance of the first capacitor 23 is increased.
  • the number of counts in the counter 6 increases, and it takes time to detect the decimal phase difference and power consumption increases.
  • a small number of phase differences can be detected with high accuracy with a small number of counts, thereby achieving rapid processing and reducing power consumption.
  • FIG. 9 is a block diagram showing a schematic configuration of the TDC 1 according to the fifth embodiment. 9, parts that are the same as those in FIG. 1 are given the same reference numerals, and differences will be mainly described below.
  • 9 includes a phase difference detector (first phase difference detector, second phase difference detector) 11a, a reference signal source 10, a pulse generator 51, a first charge pump 12, and a second charge.
  • the charge / discharge control unit 16 includes an OR gate 52, a DFF 16a, an OR gate 53, and an inverter 16b.
  • the phase difference detector 11a in the TDC 1 is partially different from the phase difference detector 11 in FIG.
  • the phase difference detector 11a includes a second phase difference detector including a DFF 21a, a pulse generator 59, and a first logic operation unit 22a.
  • the second phase difference detector continues to charge the second capacitor 26 and the comparator 15 detects that the charging voltage of the second capacitor 26 is equal to or higher than the charging voltage of the first capacitor 23.
  • a phase difference signal (PE signal) having a pulse width corresponding to the phase difference between the oscillation signal of the DCO 3 and the reference signal REF is generated.
  • the DFF 21a generates and outputs a signal (hereinafter, RTREF signal) obtained by latching the SSADCstop signal at the rising edge of the oscillation signal of the DCO 3.
  • RTREF signal a signal obtained by latching the SSADCstop signal at the rising edge of the oscillation signal of the DCO 3.
  • the SSADCstop signal will be described later.
  • the pulse generator 59 generates and outputs a pulse signal having a predetermined width (hereinafter referred to as a START pulse signal) in synchronization with the rising edge of the RTREF signal.
  • the first logic unit 22a has an EXOR gate 22b and an AND gate 22c.
  • the EXOR gate 22b generates and outputs an exclusive OR signal of the RTREF signal and the SSADCstop signal.
  • the AND gate 22c generates and outputs a PE signal that is a logical product of the SSADCstop signal and the output signal of the EXOR gate 22b.
  • the charge / discharge control unit 16 charges the first capacitor 23 based on the pulse width of the PE signal detected by the above-described second phase difference detector, and then the charge voltage of the second capacitor 26 becomes the voltage of the first capacitor 23. It has a function of a second charge control unit that continues to charge the second capacitor 26 until the comparator 15 detects again that the charge voltage is exceeded.
  • OR gate 52 generates a logical sum signal of the output signal of comparator 15 and the REF pulse signal.
  • the DFF 16a latches the power supply voltage Vdd at the rising edge of the OR gate 52 and generates the SSADCstop signal. Further, the DFF 16a resets the SSADCstop signal when the STARTpulse signal becomes high.
  • the OR gate 53 generates and outputs a logical sum signal of the SSADCstop signal and the RST signal. When the output signal of the OR gate 53 becomes high, the fourth switch 28 is turned on and the second capacitor 26 is discharged.
  • the RST signal is a signal that outputs a positive pulse when the number of rising edges of the SSADCstop signal is a multiple of three.
  • the counter logic unit 54 counts the number of SSADCstop signals, and sets the START1 signal, the STOP1 signal, the START2 signal, and the STOP2 signal to high in accordance with the counted number. Further, the counter logic unit 54 generates the above-described RST signal.
  • the DFF 17 latches the count value of the counter 6 that counts the integer phase at the rising edge of the START1 signal.
  • the DFF 18 latches the count value of the counter 6 at the rising edge of the STOP1 signal.
  • the DFF 55 latches the count value of the counter 6 at the rising edge of the START2 signal.
  • the DFF 56 latches the count value of the counter 6 at the rising edge of the STOP2 signal.
  • the difference calculator 19 a in the first phase difference calculator 19 calculates a difference value between the count value held by the DFF 18 and the count value held by the DFF 17.
  • the multiplier 19b calculates a value obtained by multiplying the difference value output from the difference calculator 19a by 1 / N.
  • the DFF 55 latches the count value of the counter 6 at the rising edge of the START2 signal.
  • the DFF 56 latches the count value of the counter 6 at the rising edge of the STOP2 signal.
  • the difference calculator 57 a in the second phase difference calculator 57 calculates a difference value between the count value held by the DFF 56 and the count value held by the DFF 55.
  • the multiplier 57b calculates the difference value output from the difference calculator 57a 1 / N 2 times the value.
  • the third phase difference calculator 58 calculates and outputs the difference between the value output from the multiplier 19b and the value output from the multiplier 57b.
  • the output signal of the third phase difference calculator 58 is a PhaseError signal representing a decimal phase difference.
  • FIG. 10 is a timing diagram of the TDC 1 according to the fifth embodiment.
  • the PE signal indicating the phase difference between the reference signal REF and the oscillation signal of DCO3 becomes high, and the first capacitor 23 is charged during this period.
  • the charging of the second capacitor 26 is performed between times t2 and t3.
  • the charging voltage of the first capacitor 23 and the charging voltage of the second capacitor 26 match, the output of the comparator 15 is inverted, and the SSADCstop signal becomes high.
  • the count value of the counter 6 between the times t1 and t3 is output from the difference calculator 19a. By dividing the count value in this period by N, a rough decimal phase difference can be obtained.
  • the PE signal between times t3 and t4 is a phase difference that cannot be detected between times t1 and t3. This amount of phase difference is detected between times t4 and t5.
  • the phase difference detected between times t4 and t5 is output from the difference calculator 57a in the second phase difference calculator 57. This phase difference is multiplied by 1 / N 2 by the multiplier 57b, and the final decimal phase difference is detected by the third phase difference calculator 58.
  • the process of detecting the decimal phase difference is performed in two stages, the rough decimal phase difference is detected in the first stage, and the first stage can be detected in the second stage.
  • the fractional phase difference corresponding to the missing amount is detected. Since the phase difference is detected using the common first capacitor 23 and second capacitor 26 in both the first stage and the second stage, there is no possibility that the hardware configuration becomes complicated.
  • the capacitance ratio N of the first capacitor 23 and the second capacitor 26 can be reduced, the time required for the first stage and the second stage, more specifically, in the first stage and the second stage.
  • FIG. 11 is a block diagram showing an internal configuration of the receiver 40 having the TDC 1 in any of the first to 54th embodiments.
  • the receiver 40 of FIG. 11 includes an antenna 41, a local oscillator 2 configured similarly to FIG. 2, a high frequency amplifier 42, quadrature demodulators 43a and 43b, a 90 ° phase shifter 44, and low pass filters 45a and 45b. And variable gain amplifiers (VGA: Variable Gain Amplifier) 46a and 46b, A / D converters 47a and 47b, and a baseband processing unit 48.
  • VGA Variable Gain Amplifier
  • the quadrature demodulator 43a, 43b is an I signal having a phase difference of 90 ° based on the local oscillation signal output from the local oscillator 41 and a signal obtained by shifting the local oscillation signal by 90 ° by the 90 ° phase shifter 44. And Q signal are generated.
  • the low-pass filters 45a and 45b remove harmonic noise contained in the I signal and the Q signal.
  • the variable gain amplifiers 46a and 46b adjust the gains of the I signal and Q signal after noise removal.
  • the A / D converters 47 a and 47 b convert the I signal and Q signal output from the variable gain amplifiers 46 a and 46 b into digital data and input the digital data to the baseband processing unit 48.
  • the receiver 40 can be used alone or as a wireless communication device including a transmitter.
  • FIG. 12 is a block diagram showing a schematic configuration of a wireless communication apparatus 71 according to the fifth embodiment.
  • the wireless communication device 71 of FIG. 12 includes a baseband processing unit 72, an RF unit 73, and an antenna unit 74.
  • the baseband processing unit 72 includes a control circuit 75, a transmission processing circuit 76, and a reception processing circuit 77. Each circuit in the baseband processing unit 72 performs digital signal processing.
  • the control circuit 75 performs, for example, processing of a MAC (Media Access Control) layer.
  • the control circuit 75 may perform processing of a network layer higher than the MAC layer. Further, the control circuit 75 may perform processing related to MIMO (Multi-Input Multi-Output). For example, the control circuit 75 may perform propagation path estimation processing, transmission weight calculation processing, stream separation processing, and the like.
  • MIMO Multi-Input Multi-Output
  • the transmission processing circuit 76 generates a digital transmission signal.
  • the reception processing circuit 77 performs processing such as analysis of a preamble and a physical header after demodulation and decoding.
  • the RF unit 73 includes a transmission circuit 78 and a reception circuit 79.
  • the transmission circuit 78 includes a transmission filter (not shown) that extracts a signal in the transmission band, a mixer (not shown) that uses the oscillation signal of the DCO 3 to upconvert the signal that has passed through the transmission filter to a radio frequency, and after the upconversion. And a preamplifier (not shown) for amplifying the above signal.
  • the receiving circuit 79 is configured in the same manner as the receiver 40 of FIG. 11 described above. That is, the reception circuit 79 includes the TDC 1, the ADPLL circuit 4, the reception RF unit 81, and the DCO 3.
  • the transmission circuit 78 and the reception circuit 79 in FIG. 12 share the DCO 3, but separate DCOs may be provided.
  • a switch for connecting either the transmission circuit 78 or the reception circuit 79 to the antenna unit 74 may be provided in the RF unit 73. With such a switch, the antenna unit 74 can be connected to the transmission circuit 78 during transmission, and the antenna unit 74 can be connected to the reception circuit 79 during reception.
  • the transmission processing circuit 76 in FIG. 12 outputs only one system of transmission signals, depending on the wireless system, the transmission processing circuit 76 may output the signals separately for an I signal and a Q signal.
  • the block configuration of the wireless communication apparatus 71 in this case is as shown in FIG. 13, for example.
  • the wireless communication device 71 of FIG. 13 is different from FIG. 12 in the configuration from the transmission processing circuit 76 to the transmission circuit 78.
  • the transmission processing circuit 76 generates two digital baseband signals (hereinafter, digital I signal and digital Q signal).
  • a DA conversion circuit 82 that converts a digital I signal into an analog I signal and a DA conversion circuit 83 that converts a digital Q signal into an analog Q signal are provided.
  • the transmission circuit 78 up-converts the analog I signal and the analog Q signal with a mixer (not shown).
  • the reception RF unit 81 includes, for example, the local oscillator 41, the high frequency amplifier 42, the quadrature demodulators 43a and 43b, the 90 ° phase shifter 44, the low pass filters 45a and 45b, and a variable gain amplifier (VGA: VariableGAGain).
  • Amplifier 46a, 46b, A / D converters 47A, 47B, and a baseband processing unit 48.
  • the RF unit 73 and the baseband processing unit 72 shown in FIGS. 12 and 13 may be formed as one chip, or the RF unit 73 and the baseband processing unit 72 may be formed as separate chips. Further, a part of the RF unit 73 and the baseband processing unit 72 may be configured by discrete components, and the rest may be configured by one or a plurality of chips.
  • the RF unit 73 and the baseband processing unit 72 may be configured by software reconfigurable software.
  • the functions of the RF unit 73 and the baseband processing unit 72 may be realized by software using a digital signal processor.
  • a bus, a processor unit, and an external interface unit are provided inside the wireless communication device 71 shown in FIGS.
  • the processor unit and the external interface unit are connected via a bus, and firmware operates in the processor unit.
  • the firmware can be updated by a computer program.
  • the processor unit operates the firmware, the processor unit can perform processing operations of the RF unit 73 and the baseband processing unit 72 illustrated in FIGS. 12 and 13.
  • the 12 and 13 includes only one antenna unit 74, but the number of antennas is not particularly limited.
  • the transmitting antenna unit 74 and the receiving antenna unit 74 may be provided separately, or the I signal antenna unit 74 and the Q signal antenna unit 74 may be provided separately.
  • transmission and reception may be switched with a transmission / reception selector switch.
  • the wireless communication device 71 shown in FIGS. 12 and 13 can be applied to a stationary wireless communication device 71 such as an access point, a wireless router, or a computer, and can also be applied to a portable wireless terminal such as a smartphone or a mobile phone. It can also be applied to peripheral devices that perform wireless communication with a host device such as a mouse or a keyboard, can be applied to a card-like member with a built-in wireless function, and can also be applied to a wearable terminal that wirelessly communicates biological information.
  • the wireless method of wireless communication between the wireless communication devices 71 shown in FIG. 12 or FIG. 13 is not particularly limited, and third-generation or later cellular communication, wireless LAN, Bluetooth (registered trademark), proximity wireless communication Various things are applicable.
  • FIG. 14 shows an example in which wireless communication is performed between the PC 84 as a host device and a mouse 85 as a peripheral device.
  • the wireless communication device 71 shown in FIG. Built in.
  • the mouse 85 performs wireless communication using the power of the built-in battery.
  • a wireless method capable of low-consumption wireless communication such as Bluetooth Low Energy established in the Bluetooth (registered trademark) 4.0 standard.
  • FIG. 15 shows an example in which wireless communication is performed between the wearable terminal 86 and a host device (for example, PC 84).
  • the wearable terminal 86 is worn on the human body, and is not only a type that is worn on the arm as shown in FIG. 15, but also a type that is affixed to the body such as a seal type, and a type other than the arm such as a glasses type and an earphone type. Various things are possible, such as those that are worn on the body and those that are placed inside the body such as a pacemaker.
  • the wireless communication device 71 shown in FIG. 12 or 13 is built in both the wearable terminal 86 and the PC 84.
  • the PC 84 is a computer or a server. Since the wearable terminal 86 is also worn on the human body and the space for the built-in battery is limited, a wireless method capable of wireless communication with low power consumption such as Bluetooth Low Energy is adopted. Is desirable.
  • the type of information transmitted and received by wireless communication is not particularly limited. However, it is desirable to change the wireless system between the case where information with a large amount of data such as moving image data is transmitted and received and the case where information with a small amount of data such as operation information of the mouse 85 is transmitted and received. It is necessary to perform wireless communication with an optimal wireless system according to the amount of information.
  • a notification unit that notifies the user of the operation state of wireless communication may be provided.
  • the operation state may be displayed on a display device such as an LED, the operation state may be notified by vibration of a vibrator, or the operation state may be obtained from sound information from a speaker, a buzzer, or the like. May be notified.
  • At least a part of the TDC 1 and the receiver 40 described in the above-described embodiment may be configured by hardware or software.
  • a program that realizes at least part of the functions of the TDC 1 and the receiver 40 may be stored in a recording medium such as a flexible disk or a CD-ROM, and read and executed by a computer.
  • the recording medium is not limited to a removable medium such as a magnetic disk or an optical disk, but may be a fixed recording medium such as a hard disk device or a memory.
  • a program that realizes at least part of the functions of the TDC 1 and the receiver 40 may be distributed via a communication line (including wireless communication) such as the Internet. Further, the program may be distributed in a state where the program is encrypted, modulated or compressed, and stored in a recording medium via a wired line such as the Internet or a wireless line.
  • a communication line including wireless communication
  • the program may be distributed in a state where the program is encrypted, modulated or compressed, and stored in a recording medium via a wired line such as the Internet or a wireless line.
  • phase digital converter 1 phase digital converter (TDC), 2 local oscillator, 3 DCO, 4 ADPLL circuit, 5 first differentiator, 6 counter, 7 second differentiator, 8 logic operator, 9 loop filter, 11 phase difference detector, 12 1st charge pump, 13 2nd charge pump, 14 1st current source, 15 comparator, 16 charge / discharge control part, 17 1st holder, 18 2nd holder, 19 phase difference calculator, 21 DFF, 22 1st logic unit, 23 1st capacitor, 24 1st switch, 25 2nd switch, 26 2nd capacitor, 27 3rd switch, 28 4th switch, 30 phase difference pulse generator, 31 DFF, 35 precharge signal Generator, 36 DFF, 38 Second current source, 39 Fifth switch, 41 Antenna, 42 High frequency amplifier, 43a, 43b Quadrature demodulator, 44 Phase shifter, 45a, 4 b Low-pass filter, 46a, 46b variable gain amplifier, 47a, 47b A / D converter, 48 baseband processing unit

Landscapes

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Abstract

【課題】回路規模を縮小でき、かつ消費電力も低減できる。 【解決手段】位相デジタル変換器は、第１信号の周期の数を計測するカウンタと、第１信号と、第１信号よりも２倍以上周波数が低い第２信号と、の位相差に応じたパルス幅を持つ位相差信号を生成する第１位相差検出器と、位相差信号のパルス幅に応じた電荷を充電する第１キャパシタと、第１キャパシタのＮ倍のキャパシタンスを有する第２キャパシタと、第１キャパシタの充電電圧と、第２キャパシタの充電電圧とを比較する比較器と、第２キャパシタの充電電圧が第１キャパシタの充電電圧以上になったことが比較器にて検出されるまで、第２キャパシタへの充電を継続する第１充電制御部と、第２キャパシタへの充電期間におけるカウンタの計数値をＮで割った値により、第１信号と第２信号との位相差を演算する第１位相差演算器と、を備える。

Description

位相デジタル変換器、位相差パルス生成器、無線通信装置および無線通信方法
　本発明の実施形態は、位相デジタル変換器、位相差パルス生成器、無線通信装置および無線通信方法に関する。
　無線通信装置内の主要回路は、チップ化のために、ＣＭＯＳプロセスで形成されることが多い。例えば、局部発振信号は、オールデジタルのＡＤＰＬＬ（All Digital Phase-Locked Loop）回路と、位相デジタル変換器とで生成可能である。
　従来の位相デジタル変換器は、多数段のインバータの各出力を、対応するフリップフロップでラッチして、位相差信号を生成していた。このような回路では、数十段のインバータとフリップフロップが必要となり、回路規模が大きくなるとともに、位相デジタル変換器全体での消費電流が大きいという問題があった。
　本発明が解決しようとする課題は、回路規模を縮小でき、かつ消費電力も低減可能な位相デジタル変換器、位相差パルス生成器、無線通信装置および無線通信方法を提供することにある。
　本実施形態によれば、第１信号の周期の数を計測するカウンタと、
　前記第１信号と、前記第１信号よりも２倍以上周波数が低い第２信号と、の位相差に応じたパルス幅を持つ位相差信号を生成する第１位相差検出器と、
　前記位相差信号のパルス幅に応じた電荷を充電する第１キャパシタと、
　前記第１キャパシタのＮ倍（Ｎは１より大きい実数）のキャパシタンスを有する第２キャパシタと、
　前記第１キャパシタの充電電圧と、前記第２キャパシタの充電電圧とを比較する比較器と、
　前記第２キャパシタの充電電圧が前記第１キャパシタの充電電圧以上になったことが前記比較器にて検出されるまで、前記第２キャパシタへの充電を継続する第１充電制御部と、
　前記第２キャパシタへの充電期間における前記カウンタの計数値を前記Ｎで割った値により、前記第１信号と前記第２信号との位相差を演算する第１位相差演算器と、を備える位相デジタル変換器が提供される。
第１の実施形態によるＴＤＣの概略構成を示すブロック図。 ＴＤＣを用いた局部発振器の概略構成を示すブロック図。 第１の実施形態によるＴＤＣのタイミング図。 第２の実施形態による位相差パルス生成器の内部構成を示すブロック図。 図４の位相差パルス生成器のタイミング図。 第３の実施形態によるＴＤＣの内部構成を示すブロック図。 第４の実施形態によるＴＤＣの内部構成を示すブロック図。 図７のＴＤＣ１のタイミング図。 第５の実施形態によるＴＤＣ１の概略構成を示すブロック図。 第５の実施形態によるＴＤＣ１のタイミング図。 第１～第４の実施形態のいずれかにおけるＴＤＣを有する受信機の内部構成を示すブロック図。 第５の実施形態による無線通信装置の概略構成を示すブロック図。 無線通信装置のブロック構成を示す図。 ＰＣとマウスとの間で無線通信を行う例を示す図。 ウェアラブル端末とホスト装置との間で無線通信を行う例を示す図。
　以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、位相デジタル変換器、位相差パルス生成器および無線通信装置内の特徴的な構成および動作を中心に説明するが、位相デジタル変換器、位相差パルス生成器および無線通信装置には以下の説明で省略した構成および動作が存在しうる。ただし、これらの省略した構成および動作も本実施形態の範囲に含まれるものである。
　（第１の実施形態）
　図１は第１の実施形態による位相デジタル変換器（ＴＤＣ：Time to Digital Converter）１の概略構成を示すブロック図、図２はＴＤＣ１を用いた局部発振器２の概略構成を示すブロック図である。
　図１のＴＤＣ１の構成および動作を説明する前に、図２の局部発振器２の構成および動作を説明する。
　図２の局部発振器２は、例えば無線通信装置で用いられる局部発振信号を生成する回路である。図２の局部発振器２は、デジタル制御発振器（ＤＣＯ：Digitally Control Oscillator）３と、図１に詳細構成を示すＴＤＣ１と、ＡＤＰＬＬ回路４とを有する。ＡＤＰＬＬ回路４は、ＴＤＣ１の出力信号を微分する第１微分器５と、ＴＤＣ１内のカウンタ６の出力信号を微分する第２微分器７と、周波数誤差情報を演算する論理演算器８と、ループフィルタ９とを備えている。図２では、ＴＤＣ１とは別個にカウンタ６を設けているが、本明細書では、ＴＤＣ１の内部にカウンタ６が設けられる例について説明する。
　カウンタ６は、ＤＣＯ３の発振信号の立ち上がりエッジまたは立ち下がりエッジの数をカウントする。カウンタ６の出力信号は、ＤＣＯ３の発振信号の整数位相を表す信号である。第２微分器７は、カウンタ６の出力信号を微分処理する。第２微分器７の出力信号は、ＤＣＯ３の発振信号の整数周波数を表す信号である。
　図１に詳細を示すＴＤＣ１は、後述するように、ＤＣＯ３の発振信号と基準信号との位相差信号を生成する。この位相差信号は、ＤＣＯ３の発振信号の小数位相を表す信号である。第１微分器５は、ＴＤＣ１の出力信号を微分処理する。第１微分器５の出力信号は、ＤＣＯ３の発振信号の小数周波数を表す信号である。
　論理演算器８は、外部から設定される周波数コードＦＣＷから、第１微分器５の出力信号と第２微分器７の出力信号とを差し引いた信号を演算する。論理演算器８の出力信号は、周波数コードＦＣＷが示す周波数とＤＣＯ３の発振信号の周波数との誤差を表す周波数誤差信号である。
　ループフィルタ９は、周波数誤差信号に含まれるノイズ成分を除去する。ループフィルタ９の出力信号は、ＤＣＯ３に入力される。ＤＣＯ３は、ループフィルタ９の出力信号に基づいて、周波数コードＦＣＷが示す周波数とＤＣＯ３の発振信号の周波数との誤差がなくなるように、帰還動作を行う。
　なお、図２では、局部発振器２内にＤＣＯ３を設けているが、局部発振器２内のＤＣＯ３で発振信号を生成する代わりに、局部発振器２の外部に設けられたＶＣＯ（Voltage Control Oscillator）で生成された発振信号を局部発振器２に入力してもよい。
　次に、図１に基づいて、ＴＤＣ１の構成および動作を説明する。図１のＴＤＣ１は、カウンタ６と、位相差検出器（第１位相差検出器）１１と、第１チャージポンプ１２と、第２チャージポンプ１３と、第１電流源１４と、比較器１５と、充放電制御部（第１充電制御部）１６と、第１保持器１７と、第２保持器１８と、位相差演算器（第１位相差演算器）１９とを備えている。
　カウンタ６は、ＤＣＯ３の発振信号（第１信号）の周期の数を計測する。すなわち、カウンタ６は、ＤＣＯ３の発振信号の立ち上がりエッジまたは立ち下がりエッジの数を計測する。
　位相差検出器１１は、ＤＣＯ３の発振信号と基準信号（第２信号）ＲＥＦとの位相差信号ＰＥを生成する。基準信号ＲＥＦは、例えば基準信号源１０で生成される信号である。
基準信号源１０は、ＴＤＣ１の内部に設けてもよいし、外部に設けてもよい。基準信号ＲＥＦの周波数は、ＤＣＯ３の発振信号の周波数よりも２倍以上低い信号である。位相差検出器１１が生成する位相差信号ＰＥは、ＤＣＯ３の発振信号の１周期以内の位相差、すなわち小数位相差を表す信号である。
　より詳細には、位相差検出器１１は、基準信号ＲＥＦをＤＣＯ３の発振信号の立ち上がりエッジまたは立ち下がりエッジで同期化（ラッチ）した信号ＲＴＲＥＦを生成するＤＦＦ（第１同期化回路）２１と、信号ＲＴＲＥＦと基準信号ＲＥＦとの位相差を表す位相差信号ＰＥを生成する第１論理演算器２２とを有する。信号ＲＦＲＥＦと同論理の信号がＳＴＡＲＴ信号である。
　第１チャージポンプ１２は、第１キャパシタ２３と、第１スイッチ（第１切替器）２４と、第２スイッチ（第３切替器）２５とを有する。
　第１スイッチ２４は、第１電流源１４からの電流を第１キャパシタ２３に供給して第１キャパシタ２３の充電を行うか否かを切り替える。第１スイッチ２４がオンすると、第１電流源１４からの電流が第１キャパシタ２３に供給されて、第１キャパシタ２３は充電される。第１スイッチ２４は、位相差検出器１１から出力される位相差信号ＰＥによりオンまたはオフする。例えば、位相差信号ＰＥがハイであれば第１スイッチ２４はオンし、位相差信号ＰＥがロウであれば第１スイッチ２４はオフする。
　第２スイッチ２５は、第１キャパシタ２３の両端電極間を短絡するか否かを切り替える。第２スイッチ２５がオンすると、第１キャパシタ２３の両端電極間が短絡されて、第１キャパシタ２３は放電される。第２スイッチ２５は、後述する充放電制御部１６の出力信号によりオンまたはオフする。
　第２チャージポンプ１３は、第２キャパシタ２６と、第３スイッチ２７（第２切替器）と、第４スイッチ（第４切替器）２８とを有する。
　第２キャパシタ２６は、第１キャパシタ２３のＮ倍（Ｎは１より大きい実数）のキャパシタンスを有する。
　第３スイッチ２７は、第１電流源１４からの電流を第２キャパシタ２６に供給して第２キャパシタ２６の充電を行うか否かを切り替える。第３スイッチ２７がオンすると、第１電流源１４からの電流が第２キャパシタ２６に供給されて、第２キャパシタ２６は充電される。
　第４スイッチ２８は、第２キャパシタ２６の両端電極間を短絡するか否かを切り替える。第４スイッチ２８がオンすると、第２キャパシタ２６の両端電極間が短絡されて、第２キャパシタ２６は放電される。第３スイッチ２７と第４スイッチ２８は、後述する充放電制御部１６の出力信号によりオンまたはオフする。
　比較器１５は、第１キャパシタ２３の充電電圧と第２キャパシタ２６の充電電圧とを比較して、両充電電圧の電圧差に応じた信号を出力する。
　充放電制御部１６は、第２キャパシタ２６の充電電圧が第１キャパシタ２３の充電電圧以上になったことが比較器１５にて検出されるまで、第２キャパシタ２６への充電を継続する。すなわち、充放電制御部１６は、第２キャパシタ２６の充電電圧が第１キャパシタ２３の充電電圧以下のときは第１論理（例えばロウ）で、第２キャパシタ２６の充電電圧が第１キャパシタ２３の充電電圧より高くなると第２論理（例えばハイ）の信号を生成する。充放電制御部１６が生成した信号は、第２スイッチ２５、第３スイッチ２７および第４スイッチ２８のオンまたはオフを切り替えるために用いられる。
　より詳細には、充放電制御部１６は、Ｄフリップフロップ（以下、ＤＦＦ）１６ａと、インバータ１６ｂとを有する。ＤＦＦ１６ａのクロック端子には比較器１５の出力信号が入力され、ＤＦＦ１６ａのＤ入力端子は電源電圧Ｖddに設定され、ＤＦＦ１６ａのリセット端子にはＳＴＡＲＴ信号が入力されている。ＳＴＡＲＴ信号は、例えば位相差検出器１１内のＤＦＦ２１の出力信号がハイの期間のパルス幅を持つパルス信号である。ＳＴＡＲＴ信号が入力されると、ＤＦＦ１６ａはリセットされて、第２キャパシタ２６の充電が開始される。このＤＦＦ１６ａのＱ出力信号は、ＳＴＯＰ信号であり、このＳＴＯＰ信号がロウの間は、第３スイッチ２７はオンで、第４スイッチ２８はオフであり、第２キャパシタ２６の充電が行われる。ＳＴＯＰ信号がハイになると、第３スイッチ２７はオフで、第４スイッチ２８はオンし、第２キャパシタ２６の放電が行われる。ＳＴＯＰ信号がハイになるのは、比較器１５にて、第２キャパシタ２６の充電電圧が第１キャパシタ２３の充電電圧以上になった場合である。このように、第２キャパシタ２６の充電電圧が第１キャパシタ２３の充電電圧以上になると、第２キャパシタ２６の充電が終了するとともに、第１キャパシタ２３と第２キャパシタ２６の放電が行われる。
　第１保持器１７は、第２キャパシタ２６が充電を開始する時点でのカウンタ６の計数値を保持する。第１保持器１７は、例えばＤＦＦを有し、このＤＦＦのＤ入力端子にはカウンタ６の計数値が入力され、クロック端子にはＳＴＡＲＴ信号が入力される。ＳＴＡＲＴ信号の立ち上がりエッジで、ＤＦＦはカウンタ６の計数値をラッチ（保持）する。
　第２保持器１８は、第２キャパシタ２６の充電電圧が第１キャパシタ２３の充電電圧以上になったことが比較器１５にて検出された時点でのカウンタ６の計数値を保持する。第２保持器１８は、例えばＤＦＦを有し、このＤＦＦのＤ入力端子にはカウンタ６の計数値が入力され、クロック端子にはＳＴＯＰ信号が入力される。
　位相差演算器１９は、ＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差を演算する。より詳細には、ＤＣＯ３の発振信号の１周期より小さい小数位相差を演算する。
　位相差演算器１９は、例えば、第１保持器１７が保持した値と第２保持器１８が保持した値との差分を演算する差分演算器１９ａと、差分演算器１９ａで演算された差分を１／Ｎした値を演算する乗算器１９ｂとを有する。
　図３は第１の実施形態によるＴＤＣ１のタイミング図である。このタイミング図を参照しながら、図１のＴＤＣ１の動作を説明する。
　まず、位相差検出器１１は、ＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差を検出し、検出した位相差と等しいパルス幅を持つ位相差信号ＰＥを生成する（時刻ｔ１～ｔ２）。図３に示すように、位相差信号ＰＥは、基準信号ＲＥＦの立ち上がりエッジから、基準信号ＲＥＦをＤＣＯ３の発振信号の立ち上がりエッジで同期化した信号ＲＴＲＥＦの立ち上がりエッジまでのパルス幅を持つパルス信号である。
　第１チャージポンプ１２内の第１スイッチ２４は、位相差信号ＰＥがハイの期間にオンする。よって、第１スイッチ２４は、基準信号ＲＥＦの立ち上がりエッジから、信号ＲＴＲＥＦの立ち上がりエッジまでの期間（ｔ１～ｔ２）、オンする。第１スイッチ２４がオンすると、第１電流源１４からの電流が第１スイッチ２４を通って第１キャパシタ２３に流れ、第１キャパシタ２３の充電が行われる。このように、第１キャパシタ２３は、基準信号ＲＥＦの立ち上がりエッジから信号ＲＴＲＥＦの立ち上がりエッジまでの期間、充電される。これにより、図３に示すように、第１キャパシタ２３の充電電圧ＣＰ１ｏｕｔは、急峻に上昇する。
　一方、ＳＴＡＲＴ信号は、位相差検出器１１内のＤＦＦ２１のＱ出力に応じて変化する信号である。よって、ＳＴＡＲＴ信号は、ＤＦＦのＱ出力である信号ＲＴＲＥＦの立ち上がりエッジから少し遅れて立ち上がり（時刻ｔ２）、時刻ｔ３までの間ハイを保持する。
ＳＴＡＲＴ信号がハイになると、充放電制御部１６内のＤＦＦのＱ出力がロウになり、第３スイッチ２７がオンして、第４スイッチ２８がオフする。これにより、第１電流源１４から、第２チャージポンプ１３内の第３スイッチ２７を通って、第２キャパシタ２６に電流が流れ、第２キャパシタ２６の充電が行われる（時刻ｔ２～ｔ４）。
　比較器１５は、第１キャパシタ２３の充電電圧ＣＰ１ｏｕｔと第２キャパシタ２６の充電電圧ＣＰ２ｏｕｔとを比較する。第２キャパシタ２６の充電電圧ＣＰ２ｏｕｔが第１キャパシタ２３の充電電圧ＣＰ１ｏｕｔ以上になると（時刻ｔ４）、比較器１５の出力はロウからハイに変化する。これにより、充放電制御部１６内のＤＦＦのＱ出力であるＳＴＯＰ信号はロウからハイになる。ＳＴＯＰ信号がハイになると、第２チャージポンプ１３内の第３スイッチ２７がオフして、第４スイッチ２８がオンし、第２キャパシタ２６の電荷は放電される。
　第１チャージポンプ１２、第２チャージポンプ１３および充放電制御部１６は、シングルスロープ型のＡ／Ｄ変換器を構成している。すなわち、図３に示すように、第１キャパシタ２３の充電電圧ＣＰ１ｏｕｔが、線形に増加する電圧と一致したときに比較動作を停止し、比較動作を開始してから停止までの期間をカウンタ６で計数し、カウンタ６の計数値をＡ／Ｄ変換値とする。
　より具体的には、第１保持器１７は、ＳＴＡＲＴ信号の立ち上がりエッジ（時刻ｔ２）でカウンタ６の計数値を保持し、第２保持器１８は、ＳＴＯＰ信号の立ち上がりエッジ（時刻ｔ４）でカウンタ６の計数値を保持する。そして、差分演算器１９ａは、第２保持器１８が保持した計数値と第１保持器１７が保持した計数値との差分を演算する。この差分は、比較器１５が比較動作を行っている間のカウンタ６の計数値であり、ＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差に相当する。
　第１チャージポンプ１２内の第１キャパシタ２３のキャパシタンスと、第２チャージポンプ１３内の第２キャパシタ２６のキャパシタンスとの比は、１：Ｎである。第１キャパシタ２３の充電期間の最大長さは、ＤＣＯ３の発振信号の１周期である。第２キャパシタ２６を充電するのには、第１キャパシタ２３のＮ倍の時間を要する。よって、第２キャパシタ２６の充電期間の最大長さは、ＤＣＯ３の発振信号のＮ周期となる。差分演算器１９ａで演算した差分をＮで割った値が、ＤＣＯ３の発振信号の小数位相差、すなわち、位相のフルスケール値を２πとしたときのＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差に対応するデジタル値となる。
　そこで、乗算器１９ｂでは、差分演算器１９ａで演算した差分に１／Ｎを乗算して、小数位相差を求めている。Ｎは、上述したように、第１キャパシタ２３と第２キャパシタ２６とのキャパシタンスの比であり、この比ＮがＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差のフルスケール値２πに対応することから、カウンタ６の計数値をＮで割ることで、ＤＣＯ３の発振信号と基準信号ＲＥＦとの小数位相差を簡易に演算することができる。
　図３は基準信号ＲＥＦの３周期分のタイミング波形を示しており、基準信号ＲＥＦの第１周期におけるＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差は６－１＝５、第２周期における位相差は７－１＝６、第３周期における位相差は２－１＝１である例を示している。小数位相差は、これら位相差をＮで割った値となる。図３に示すように、位相差が小さいほど、位相差信号ＰＥのパルス幅は狭くなり、比較器１５が比較動作を開始してから停止するまでの期間が短くなる。
　このように、第１の実施形態では、ＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差を示す位相差信号ＰＥのパルス幅分、第１キャパシタ２３への充電を行った後、第１キャパシタ２３の充電電圧ＣＰ１ｏｕｔと等しくなるまで、第２キャパシタ２６への充電を行い、第２キャパシタ２６が充電を行っている期間内のカウンタ６の計数値により、位相差を検出する。この位相差を、第１キャパシタ２３と第２キャパシタ２６とのキャパシタンスの比Ｎで割った値により、ＤＣＯ３の発振信号と基準信号ＲＥＦとの小数位相差を検出する。これにより、ＴＤＣ１の内部に多数のインバータと各段のインバータ出力をラッチするフリップフロップとを設ける必要がなくなり、回路規模を縮小できるとともに、消費電力を大幅に低減できる。
　また、ＴＤＣ１には、整数位相を検出するためのカウンタ６が設けられており、このカウンタ６を利用して小数位相差を検出するため、小数位相差を検出するために別個のカウンタを設ける必要がなくなり、さらなる回路規模の縮小化と低消費電力化が図れる。
　さらに、ＴＤＣ１内にシングルスロープ型のＡ／Ｄ変換器を設けるとともに、このＡ／Ｄ変換器内の第１チャージポンプ１２と第２チャージポンプ１３が第１電流源１４を共用するようにしたため、各チャージポンプ１２，１３ごとに電流源を設ける必要がなくなって回路規模を縮小できるとともに、各チャージポンプ１２，１３に流れる電流のばらつきも生じなくなり、Ａ／Ｄ変換精度を向上できる。
　また、第１チャージポンプ１２内の第１キャパシタ２３と第２チャージポンプ１３内の第２キャパシタ２６とのキャパシタンス比Ｎが位相差のフルスケール値となるため、カウンタ６の計数値をＮで割るだけで、小数位相差を簡易に演算できる。これにより、位相差のフルスケール値を検出するためのキャリブレーション処理が不要となり、さらなる回路規模の縮小化と低消費電力化を図れる。
　（第２の実施形態）
　第２の実施形態は、ＴＤＣ１内の位相差検出器１１として適用可能な位相差パルス生成器に関する。
　図４は第２の実施形態による位相差パルス生成器３０の内部構成を示すブロック図、図５は図４の位相差パルス生成器３０のタイミング図である。図４の位相差パルス生成器３０は、図１の位相差検出器１１内のＤＦＦ２１の後段に、ｍ段（ｍは１以上の整数）のＤＦＦ（第２同期化回路）３１を縦続接続したものである。図４では、１段のＤＦＦ３１を有する例を示しているが、２段以上のＤＦＦ１を縦続接続してもよい。
　図１の位相差検出器１１では、ＤＦＦ２１のＱ出力信号ＲＴＲＥＦを第１論理演算器２２に入力していたが、図４では、ｍ段のＤＦＦ３１の中の最終段のＤＦＦのＱ出力信号を信号ＲＴＲＥＦとして、第１論理演算器２２に入力している。
　第１論理演算器２２は、図１と同様に、信号ＲＴＲＥＦと基準信号ＲＥＦとに基づいて、基準信号ＲＥＦの立ち上がりエッジから、信号ＲＴＲＥＦの立ち上がりエッジまでの間ハイとなる位相差信号ＰＥを生成する。この位相差信号ＰＥは、図１と同様に、第１チャージポンプ１２内の第１スイッチ２４のオン／オフを切り替えるために用いられる。
　基準信号ＲＥＦをＤＣＯ３の発振信号で同期化するＤＦＦ２１の後段にｍ段のＤＦＦ３１を縦続接続する理由は、基準信号ＲＥＦとＤＣＯ３の発振信号とは非同期の関係にあることから、ＤＦＦ２１でラッチ動作を行う際に、ＤＦＦ２１が定めるセットアップ時間やホールド時間を満たさずに保持動作を行う可能性があり、ＤＦＦ２１のＱ出力信号が準安定（メタステーブル）状態になるおそれがあるためである。このため、図４の回路では、ＤＦＦ２１の後段にｍ段のＤＦＦ３１を縦続接続して、ＤＦＦ２１と同じタイミングのクロック信号（この場合は、ＤＣＯ３の発振信号）でラッチ動作を繰り返すことで、ＤＦＦ３１のＱ出力信号の波形のなまりを抑えるようにしている。例えば、ｍ＝１だと、合計２段のＤＦＦ２１，３１が縦続接続されることになるが、２段目のＤＦＦ３１のＱ出力信号がまだ準安定状態であれば、さらにもう１段ＤＦＦ３１を追加することで、メタステーブル状態がより起きにくくなる。ただし、図５に示すように、ｍの数を１つ増やすたびに、位相差信号ＰＥのパルス幅が２πずつ、すなわちＤＣＯ３の発振信号の１周期分ずつ増加していく。よって、図４の位相差パルス生成器３０で生成した位相差信号ＰＥを図１のＴＤＣ１に用いて小数位相差を検出する場合は、Ａ／Ｄ変換後に、位相差信号ＰＥのパルス幅が増加した分を、ＤＣオフセットとして除去するなどの処理が必要となる。
　このように、第２の実施形態では、基準信号ＲＥＦをＤＣＯ３の発振信号の立ち上がりエッジまたは立ち下がりエッジで同期化するＤＦＦ２１のＱ出力信号がメタステーブル状態になったとしても、このＤＦＦ２１の後段にｍ段のＤＦＦ３１を縦続接続するため、最終段のＤＦＦ３１のＱ出力信号波形を急峻な波形とすることができる。よって、ＤＣＯ３の発振信号と基準信号ＲＥＦとが非同期であっても、基準信号ＲＥＦとＤＣＯ３の発振信号との位相差を正確に反映した位相差信号ＰＥを生成できる。
　（第３の実施形態）
　以下に説明する第３の実施形態は、第２の実施形態で説明した位相差パルス生成器３０をＴＤＣ１内の位相差検出器１１として用いるものである。
　図６は第３の実施形態によるＴＤＣ１の内部構成を示すブロック図である。図６のＴＤＣ１は、図１のＴＤＣ１内の位相差検出器１１を図４の位相差パルス生成器３０に置換したものである。図６の位相差検出器１１で生成される位相差信号ＰＥは、ｍ段のＤＦＦ３１の段数に応じたパルス幅を有する。ｍ段のＤＦＦ３１を設けることで、基準信号ＲＥＦとＤＣＯ３の発振信号とが非同期であっても、ｍ段のＤＦＦ３１の中の最終段のＤＦＦのＱ出力信号ＲＴＲＥＦがメタステーブル状態になることはなく、位相差信号ＰＥの波形を急峻なパルス信号とすることができる。
　ＤＦＦの段数が１段増えるたびに、位相差信号ＰＥのパルス幅は、２πすなわちＤＣＯ３の発振信号の１周期分ずつ大きくなる。このため、第１チャージポンプ１２内の第１キャパシタ２３の充電時間も、ｍ段のＤＦＦ３１の段数に応じた時間となる。また、第２チャージポンプ１３内の第２キャパシタ２６の充電時間も、ｍ段のＤＦＦ３１に応じた時間となる。カウンタ６の計数値も、ｍ段のＤＦＦ３１の段数に応じて増加し、差分演算器１９ａで演算される差分計数値も、本来の位相差分の計数値に、ｍ段のＤＦＦ３１分の計数値を足し合わせた値となる。１段分のＤＦＦがＤＣＯ３の発振信号の１周期に対応する。
よって、ｍ段のＤＦＦ３１が縦続接続されている場合は、ｍ周期分の計数値が加算された値が差分演算器１９ａから出力される。
　以上より、位相差検出器１１内にｍ段のＤＦＦ３１が縦続接続されている場合には、ＴＤＣ１から出力される位相差は、本来の小数位相差に、ＤＣＯ３の発振周期×ｍ／Ｎを足し合わせた値が出力される。
　図２に示すように、局部発振器２では、ＴＤＣ１の後段に第２微分器７が接続されているため、ＴＤＣ１の出力信号を第２微分器７で微分処理することで、本来の小数位相差に加算された分は削除され、本来の小数周波数が得られる。
　また、ＴＤＣ１の出力に、ＤＣＯ３の発振周期×ｍ／Ｎが含まれていても、ＡＤＰＬＬ回路４は、位相ロック処理を行うことができる。よって、ｍ段のＤＦＦ３１を設けた分の値が小数位相差に加算されてＴＤＣ１から出力されたとしても、ＡＤＰＬＬ回路４の位相ロック制御を行う上では特に支障はない。
　このように、第３の実施形態では、位相差検出器１１内に、基準信号ＲＥＦをＤＣＯ３の発振信号の立ち上がりエッジまたは立ち下がりエッジで同期化するＤＦＦ２１の後段に、ｍ段のＤＦＦ３１を縦続接続するため、ｍ段のＤＦＦ３１の中の最終段のＤＦＦのＱ出力信号はメタステーブル状態になることはなく、位相差信号ＰＥのパルスも急峻な波形となる。よって、ＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差を精度よく検出できる。
　（第４の実施形態）
　以下に説明する第４の実施形態は、第２チャージポンプ１３内のチャージポンプ動作を高速化するものである。
　第３の実施形態の場合、位相差検出器１１内にｍ段のＤＦＦ３１を設けているため、その分、位相差信号ＰＥのパルス幅が大きくなる。ｍが１増えるたびに、ＤＣＯ３の発振信号の１周期分ずつ位相差信号ＰＥのパルス幅が大きくなる。ｍが増えるたびに、第１キャパシタ２３の充電電圧ＣＰ１ｏｕｔが高くなり、結果として、第２キャパシタ２６の充電電圧ＣＰ２ｏｕｔが第１キャパシタ２３の充電電圧ＣＰ１ｏｕｔに等しくなるまでの時間が長くなり、位相差を検出するのに時間がかかってしまう。
　これは、シングルスロープ型のＡ／Ｄ変換器としてのダイナミックレンジ、すなわちＴＤＣ１のダイナミックレンジが減少することを意味する。これに対する対策を施したのが第４の実施形態である。
　図７は第４の実施形態によるＴＤＣ１の内部構成を示すブロック図、図８は図７のＴＤＣ１のタイミング図である。図７のＴＤＣ１は、図６のＴＤＣ１にプリチャージ信号生成器３５を追加したものである。プリチャージ信号生成器３５は、基準信号ＲＥＦがｍ段のＤＦＦ３１を通過するのに要する時間分のパルス幅を持つプリチャージ信号を生成する。
　図７のプリチャージ信号生成器３５は、縦続接続されたｍ段のＤＦＦ（第３同期化回路）３６と、第２論理演算器３７とを有する。ｍ段のＤＦＦ３６は、位相差検出器１１内のｍ段のＤＦＦ３１と同じ段数のＤＦＦが縦続接続されたものである。図７では、ｍ＝１としているが、ｍは２以上でもよい。また、ＤＦＦ３６の段数ｍは、位相差検出器１１内のＤＦＦ３１の段数ｍと同じである。
　ｍ段のＤＦＦ３６は、位相差検出器１１内のＤＦＦ２１または前段のＤＦＦの出力信号を、ＤＣＯ３の発振信号で同期化（ラッチ）する。これにより、ｍ段のＤＦＦ３６の中の最終段のＤＦＦは、位相差信号ＰＥよりも、ｍ×ＤＣＯ３の発振周期分遅れた位相の信号ＲＴＲＥＦ２を出力する。図７の場合、ｍ＝１であるため、信号ＲＴＲＥＦ２は、位相差信号ＰＥよりも、ＤＣＯ３の発振信号の１周期分（２π）遅れた信号になる。
　プリチャージ信号生成器３５内の第２論理演算器３７は、位相差信号ＰＥの立ち下がりエッジから信号ＲＴＲＥＦ２の立ち上がりエッジまでのパルス幅を持つパルス信号ＰＣを生成する。また、信号ＲＴＲＥＦ２を偶数段のインバータで遅延させた信号がＳＴＡＲＴ信号となる。
　また、図７のＴＤＣ１は、第２電流源３８と第５スイッチ３９とを備えている。第５スイッチ３９は、プリチャージ信号生成器３５で生成されたパルス信号ＰＣにてオン／オフされる。より具体的には、パルス信号ＰＣがオンすると第５スイッチ３９はオンし、パルス信号ＰＣがオフすると第５スイッチ３９はオフする。
　第５スイッチ３９がオンすると、第２電流源３８からの電流は第２チャージポンプ１３内の第２キャパシタ２６に流れる。よって、パルス信号ＰＣがハイの期間には、第２キャパシタ２６の予備充電すなわちプリチャージが行われる。
　第２キャパシタ２６の予備充電が終了すると、ＳＴＡＲＴ信号がハイになり、充放電制御部１６内のＤＦＦ１６ａのＱ出力信号がロウになり、第２チャージポンプ１３内の第３スイッチ２７がオンして、第４スイッチ２８がオフし、第２キャパシタ２６の充電が行われる。
　第１電流源１４が流す電流と第２電流源３８が流す電流との比は、１：Ｋ（１＜Ｋ＜Ｎ）である。仮に、Ｋ≧Ｎとすると、予備充電の期間内に第２キャパシタ２６の充電電圧ＣＰ２ｏｕｔが第１キャパシタ２３の充電電圧ＣＰ１ｏｕｔ以上となり、正常にＡ／Ｄ変換が行えなくなるため、望ましくない。また、Ｋ≦１とすると、プリチャージ信号生成器３５がない場合と比べて、比較器１５の比較動作が終了するまでの時間がより長くなってしまうため、やはり望ましくない。
　図８の第２キャパシタ２６の充電電圧ＣＰ２ｏｕｔ波形を見ればわかるように、プリチャージ信号生成器３５を設けることで、比較器１５の比較動作が終了するまでの時間を短縮でき、ＤＣＯ３の発振信号と基準信号ＲＥＦとの小数位相差を短時間で精度よく検出できる。
　このように、第４の実施形態では、位相差検出器１１内にｍ段のＤＦＦ３１を設けたために位相差信号ＰＥのパルス幅が大きくなったとしても、プリチャージ信号生成器３５にて、位相差信号ＰＥのパルス幅が広がった分だけ、第２キャパシタ２６を予備充電するため、比較器１５における比較動作に要する時間を短縮することができ、ＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差を迅速かつ精度よく検出できる。
　（第５の実施形態）
　上述した第１～第４の実施形態では、第１キャパシタ２３のキャパシタンスに対する第２キャパシタ２６のキャパシタンスの比Ｎを大きくするほど、ＤＣＯ３の発振信号の小数位相差を精度よく検出できる。ところが、Ｎの値が大きいほど、カウンタ６でのカウント数が多くなり、小数位相差を検出するのに時間がかかるとともに、消費電力が増えてしまう。以下に説明する第５の実施形態は、少ないカウント数で、高精度に小数位相差を検出できるようにして、迅速処理と消費電力の削減を図るものである。
　図９は第５の実施形態によるＴＤＣ１の概略構成を示すブロック図である。図９では、図１と共通する部分には同一符号を付しており、以下では相違点を中心に説明する。図９のＴＤＣ１は、位相差検出器（第１位相差検出器、第２位相差検出器）１１ａと、基準信号源１０と、パルス生成器５１と、第１チャージポンプ１２と、第２チャージポンプ１３と、比較器１５と、充放電制御部（第１充電制御部、第２充電制御部）１６と、カウンタロジック部５４と、ＤＦＦ１７と、ＤＦＦ１８と、第１位相差演算器１９と、ＤＦＦ５５と、ＤＦＦ５６と、第２位相差演算器５７と、第３位相差演算器５８とを有する。
　充放電制御部１６は、ＯＲゲート５２と、ＤＦＦ１６ａと、ＯＲゲート５３と、インバータ１６ｂとを有する。
　ＴＤＣ１内の位相差検出器１１ａは、図１の位相差検出器１１とは一部構成が異なっている。位相差検出器１１ａは、ＤＦＦ２１ａと、パルス生成器５９と、第１論理演算器２２ａとを含む第２位相差検出器を有する。この第２位相差検出器は、第２キャパシタ２６への充電を継続して、第２キャパシタ２６の充電電圧が第１キャパシタ２３の充電電圧以上になったことが比較器１５にて検出された時点において、ＤＣＯ３の発振信号と基準信号ＲＥＦとの位相差に応じたパルス幅を持つ位相差信号（ＰＥ信号）を生成する。
　ＤＦＦ２１ａは、SSADCstop信号をＤＣＯ３の発振信号の立ち上がりエッジでラッチした信号（以下、ＲＴＲＥＦ信号）を生成して出力する。SSADCstop信号については後述する。
　パルス生成器５９は、ＲＴＲＥＦ信号の立ち上がりエッジに同期して、所定幅のパルス信号（以下、STARTpulse信号）を生成して出力する。
　第１論理演算器２２ａは、ＥＸＯＲゲート２２ｂとＡＮＤゲート２２ｃとを有する。ＥＸＯＲゲート２２ｂは、ＲＴＲＥＦ信号とSSADCstop信号との排他的論理和の信号を生成して出力する。ＡＮＤゲート２２ｃは、SSADCstop信号とＥＸＯＲゲート２２ｂの出力信号との論理積であるＰＥ信号を生成して出力する。
　充放電制御部１６は、上述した第２位相差検出器にて検出されたＰＥ信号のパルス幅に基づいて第１キャパシタ２３を充電した後、第２キャパシタ２６の充電電圧が第１キャパシタ２３の充電電圧以上になったことが再び比較器１５にて検出されるまで、第２キャパシタ２６への充電を継続する第２充電制御部の機能を有する。
　ＯＲゲート５２は、比較器１５の出力信号とREFpulse信号との論理和信号を生成する。ＤＦＦ１６ａは、電源電圧ＶddをＯＲゲート５２の立ち上がりエッジでラッチしてSSADCstop信号を生成する。また、ＤＦＦ１６ａは、STARTpulse信号がハイになると、SSADCstop信号をリセットする。ＯＲゲート５３は、SSADCstop信号とＲＳＴ信号との論理和信号を生成して出力する。ＯＲゲート５３の出力信号がハイになると、第４スイッチ２８をオンして、第２キャパシタ２６を放電する。ＲＳＴ信号は、SSADCstop信号の立ち上がりエッジの数が３の倍数のときに正のパルスを出力する信号である。
　カウンタロジック部５４は、SSADCstop信号の数をカウントし、カウントした数に応じて、ＳＴＡＲＴ１信号、ＳＴＯＰ１信号、ＳＴＡＲＴ２信号、およびＳＴＯＰ２信号の順にハイにする。また、カウンタロジック部５４は、上述したＲＳＴ信号を生成する。
　ＤＦＦ１７は、整数位相をカウントするカウンタ６のカウント値をＳＴＡＲＴ１信号の立ち上がりエッジでラッチする。ＤＦＦ１８は、カウンタ６のカウント値をＳＴＯＰ１信号の立ち上がりエッジでラッチする。ＤＦＦ５５は、カウンタ６のカウント値をＳＴＡＲＴ２信号の立ち上がりエッジでラッチする。ＤＦＦ５６は、カウンタ６のカウント値をＳＴＯＰ２信号の立ち上がりエッジでラッチする。
　第１位相差演算器１９内の差分演算器１９ａは、ＤＦＦ１８が保持するカウント値とＤＦＦ１７が保持するカウント値との差分値を演算する。乗算器１９ｂは、差分演算器１９ａから出力された差分値を１／Ｎ倍した値を演算する。
　ＤＦＦ５５は、カウンタ６のカウント値をＳＴＡＲＴ２信号の立ち上がりエッジでラッチする。ＤＦＦ５６は、カウンタ６のカウント値をＳＴＯＰ２信号の立ち上がりエッジでラッチする。
　第２位相差演算器５７内の差分演算器５７ａは、ＤＦＦ５６が保持するカウント値とＤＦＦ５５が保持するカウント値との差分値を演算する。乗算器５７ｂは、差分演算器５７ａから出力された差分値を１／Ｎ２倍した値を演算する。
　第３位相差演算器５８は、乗算器１９ｂから出力された値と乗算器５７ｂから出力された値との差分を演算して出力する。第３位相差演算器５８の出力信号は、小数位相差を表すPhaseError信号である。
　図１０は第５の実施形態によるＴＤＣ１のタイミング図である。時刻ｔ１からｔ２の間に、基準信号ＲＥＦとＤＣＯ３の発振信号との位相差を表すＰＥ信号がハイになり、この期間内には第１キャパシタ２３が充電される。その後、時刻ｔ２～ｔ３の間は、第２キャパシタ２６の充電が行われる。時刻ｔ３のときに、第１キャパシタ２３の充電電圧と第２キャパシタ２６の充電電圧とが一致し、比較器１５の出力が反転し、SSADCstop信号がハイになる。
　本実施形態では、第１キャパシタ２３の容量に対する第２キャパシタ２６の容量の比Ｎを第１～第４の実施形態よりも小さくしており、例えばＮ＝４程度である。よって、比較的短い時間で、比較器１５の出力は反転する。これにより、時刻ｔ３～ｔ４の間に、ＰＥ信号が再びハイになり、この期間内に、再度第１キャパシタ２３が充電される。時刻ｔ４～ｔ５の間は、第２キャパシタ２６の充電が行われる。時刻ｔ５のときに、第１キャパシタ２３の充電電圧と第２キャパシタ２６の充電電圧とが再び一致し、比較器１５の出力が再び反転する。今度は、ＲＳＴ信号がハイになり、ＰＥ信号はロウのままである。
　時刻ｔ１～ｔ３の間におけるカウンタ６のカウント値は、差分演算器１９ａから出力される。この期間内のカウント値をＮで割ることにより、大まかな小数位相差を求めることができる。
　時刻ｔ３～ｔ４の間のＰＥ信号は、時刻ｔ１～ｔ３の間に検出しきれなかった分の位相差である。この分の位相差は、時刻ｔ４～ｔ５の間に検出される。時刻ｔ４～ｔ５の間に検出された位相差は、第２位相差演算器５７内の差分演算器５７ａから出力される。この位相差は、乗算器５７ｂにて１／Ｎ２倍されて、第３位相差演算器５８にて最終的な小数位相差が検出される。
　図１０の例では、時刻ｔ１～ｔ２の間に検出された位相差ＰＥ信号に対応するデータＣは、時刻ｔ２～ｔ３にて、（４－１）／４＝０．７５として検出される。続いて、時刻ｔ３～ｔ４の間に検出された位相差ＰＥ信号に対応するデータＦは、時刻ｔ４～ｔ５にて、（７－５）／１６＝０．１２５として検出される。これらの値の差分値（０．７５－０．１２５＝０．７３７５）が最終的な小数位相差として第３位相差演算器５８から出力される。
　同様に、時刻ｔ６～ｔ７の間に検出された位相差ＰＥ信号に対応するデータＣは、時刻ｔ７～ｔ８にて、（１５－１１）／４＝１．００として検出される。続いて、時刻ｔ８～ｔ９の間に検出された位相差ＰＥ信号に対応するデータＦは、時刻ｔ９～ｔ１０にて、（１８－１６）／１６＝０．１２５として検出される。これらの値の差分値（１．００－０．１２５）＝０．８７５が最終的な小数位相差として第３位相差演算器５８から出力される。
　このように、第５の実施形態では、小数位相差を検出する処理を２段階に分けて行い、第１段階では大まかな小数位相差を検出し、第２段階では第１段階で検出しきれなかった分の小数位相差を検出する。第１段階も第２段階も、共通の第１キャパシタ２３と第２キャパシタ２６を用いて位相差を検出するため、ハードウェア構成が複雑化するおそれはない。また、本実施形態では、第１キャパシタ２３と第２キャパシタ２６の容量の比Ｎを小さくできるため、第１段階と第２段階に要する時間、より詳細には、第１段階と第２段階におけるＤＣＯ３の発振信号のクロック数を削減でき、結果として、より短い時間で、より精度の高い小数位相差を検出できる。例えば、１６段階の小数位相差を検出する場合、第１の実施形態では、Ｎ＝１６にする必要があり、第２キャパシタ２６の容量を大きくして、かつ小数位相差が検出されるまでのＤＣＯ３の発振信号のクロック数も最大１６個必要であったが、本実施形態によれば、Ｎ＝４でよく、第２キャパシタ２６の容量を小さくできるとともに、小数位相差が検出されるまでのＤＣＯ３の発振信号のクロック数も、最大で４＋４＝８クロックで済む。これにより、本実施形態によれば、容量の小さい第２キャパシタ２６を用いて、精度を落とさずに短時間で小数位相差を検出できるため、消費電力の削減が図れる。
　（第６の実施形態）
　上述した第１～第５の実施形態におけるＴＤＣ１は、受信機に用いられることができる。図１１は第１～第５４の実施形態のいずれかにおけるＴＤＣ１を有する受信機４０の内部構成を示すブロック図である。
　図１１の受信機４０は、アンテナ４１と、図２と同様に構成された局部発振器２と、高周波増幅器４２と、直交復調器４３ａ，４３ｂと、９０°位相器４４と、ローパスフィルタ４５ａ，４５ｂと、可変利得増幅器（ＶＧＡ：Variable Gain Amplifier）４６ａ，４６ｂと、Ａ／Ｄ変換器４７ａ，４７ｂと、ベースバンド処理部４８とを有する。
　直交復調器４３ａ，４３ｂは、局部発振器４１から出力された局部発振信号と、この局部発振信号を９０°位相器４４で９０°位相をずらした信号とに基づいて、９０°位相の異なるＩ信号とＱ信号を生成する。ローパスフィルタ４５ａ，４５ｂは、Ｉ信号とＱ信号に含まれる高調波ノイズを除去する。可変利得増幅器４６ａ，４６ｂは、ノイズ除去後のＩ信号とＱ信号の利得を調整する。Ａ／Ｄ変換器４７ａ，４７ｂは、可変利得増幅器４６ａ，４６ｂから出力されたＩ信号とＱ信号をデジタルデータに変換して、ベースバンド処理部４８に入力する。
　受信機４０は、単体として用いることもできるし、送信機を含めた無線通信装置として用いることもできる。
　図１２は第５の実施形態による無線通信装置７１の概略構成を示すブロック図である。
図１２の無線通信装置７１は、ベースバンド処理部７２と、ＲＦ部７３と、アンテナ部７４とを備えている。
　ベースバンド処理部７２は、制御回路７５と、送信処理回路７６と、受信処理回路７７とを有する。ベースバンド処理部７２内の各回路は、デジタル信号処理を行う。
　制御回路７５は、例えば、ＭＡＣ（Media Access Control）層の処理を行う。制御回路７５は、ＭＡＣ層よりも上位のネットワーク階層の処理を行ってもよい。また、制御回路７５は、ＭＩＭＯ(Multi-Input Multi-Output)に関する処理を行ってもよい。例えば、制御回路７５は、伝搬路推定処理、送信ウェイト計算処理、およびストリームの分離処理などを行ってもよい。
　送信処理回路７６は、デジタル送信信号を生成する。受信処理回路７７は、復調や復号を行った後に、プリアンブルおよび物理ヘッダの解析などの処理を行う。
　ＲＦ部７３は、送信回路７８と、受信回路７９とを有する。送信回路７８は、送信帯域の信号を抽出する不図示の送信フィルタと、ＤＣＯ３の発振信号を利用して送信フィルタを通過後の信号を無線周波数にアップコンバートする不図示のミキサと、アップコンバート後の信号を増幅する不図示のプリアンプとを含んでいる。受信回路７９は、上述した図１１の受信機４０と同様に構成されている。すなわち、受信回路７９は、ＴＤＣ１と、ＡＤＰＬＬ回路４と、受信ＲＦ部８１と、ＤＣＯ３とを有する。図１２の送信回路７８と受信回路７９は、ＤＣＯ３を共用しているが、それぞれ別個のＤＣＯを設けてもよい。
　アンテナ部７４で無線信号の送受信を行う場合には、送信回路７８および受信回路７９のいずれか一方をアンテナ部７４に接続するためのスイッチがＲＦ部７３に設けられていてもよい。このようなスイッチがあれば、送信時にはアンテナ部７４を送信回路７８に接続し、受信時にはアンテナ部７４を受信回路７９に接続することができる。
　図１２の送信処理回路７６は、一系統の送信信号のみを出力しているが、無線方式によっては、Ｉ信号とＱ信号に分けて出力する場合もある。この場合の無線通信装置７１のブロック構成は例えば図１３のようになる。図１３の無線通信装置７１は、送信処理回路７６から送信回路７８までの構成が図１２とは異なっている。
　送信処理回路７６は、２系統のデジタルベースバンド信号（以下、デジタルＩ信号とデジタルＱ信号）を生成する。
　送信処理回路７６と送信回路７８の間には、デジタルＩ信号をアナログＩ信号に変換するＤＡ変換回路８２と、デジタルＱ信号をアナログＱ信号に変換するＤＡ変換回路８３とが設けられている。送信回路７８は、不図示のミキサにて、アナログＩ信号とアナログＱ信号をアップコンバートする。
　受信ＲＦ部８１は、例えば図１１の局部発振器４１と、高周波増幅器４２と、直交復調器４３ａ，４３ｂと、９０°位相器４４と、ローパスフィルタ４５ａ，４５ｂと、可変利得増幅器（ＶＧＡ：Variable Gain Amplifier）４６ａ，４６ｂと、Ａ／Ｄ変換器４７Ａ，４７Ｂと、ベースバンド処理部４８とを有する。
　図１２および図１３に示したＲＦ部７３とベースバンド処理部７２はワンチップ化してもよいし、ＲＦ部７３とベースバンド処理部７２とで別個のチップにしてもよい。また、ＲＦ部７３とベースバンド処理部７２の一部はディスクリート部品で構成し、残りを１つまたは複数のチップで構成してもよい。
　さらに、ＲＦ部７３とベースバンド処理部７２は、ソフトウェア的に再構成可能なソフトウェア無線機で構成してもよい。この場合、デジタル信号処理プロセッサを用いて、ソフトウェアにてＲＦ部７３とベースバンド処理部７２の機能を実現すればよい。この場合、図１２および図１３に示した無線通信装置７１の内部に、バス、プロセッサ部および外部インタフェース部が設けられる。プロセッサ部と外部インタフェース部はバスを介して接続され、プロセッサ部ではファームウェアが動作する。ファームウェアは、コンピュータプログラムにより更新が可能である。プロセッサ部がファームウェアを動作させることで、プロセッサ部にて図１２および図１３に示したＲＦ部７３とベースバンド処理部７２の処理動作を行うことができる。
　図１２および図１３に示した無線通信装置７１は、一つのアンテナ部７４しか備えていないが、アンテナの数には特に制限はない。例えば、送信用のアンテナ部７４と受信用のアンテナ部７４を別個に設けてもよいし、Ｉ信号用のアンテナ部７４とＱ信号用のアンテナ部７４を別個に設けてもよい。アンテナ部７４が一つだけのときは、送受切替スイッチで、送信と受信を切り替えればよい。
　図１２および図１３に示した無線通信装置７１は、アクセスポイントや無線ルータ、コンピュータなどの据置型の無線通信装置７１にも適用できるし、スマートフォンや携帯電話等の携帯可能な無線端末にも適用できるし、マウスやキーボードなどのホスト装置と無線通信を行う周辺機器にも適用できるし、無線機能を内蔵したカード状部材にも適用できるし、生体情報を無線通信するウェアラブル端末にも適用できる。図１２または図１３に示した無線通信装置７１同士での無線通信の無線方式は、特に限定されるものではなく、第３世代以降のセルラー通信、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近接無線通信など、種々のものが適用可能である。
　図１４はホスト装置であるＰＣ８４と周辺機器であるマウス８５との間で無線通信を行う例を示しており、ＰＣ８４とマウス８５の双方に、図１２または図１３に示した無線通信装置７１が内蔵されている。マウス８５は、内蔵バッテリの電力を利用して無線通信を行うが、バッテリを内蔵するスペースは限られているため、できるだけ低消費電力で無線通信を行う必要がある。このため、Bluetooth（登録商標）４．０の規格の中で策定されたBluetooth Low Energyなどの低消費無線通信が可能な無線方式を用いて無線通信を行うのが望ましい。
　図１５はウェアラブル端末８６とホスト装置（例えばＰＣ８４）との間で無線通信を行う例を示している。ウェアラブル端末８６は、人間の身体に装着されるものであり、図１５のように腕に装着するタイプだけでなく、シールタイプなどの身体に貼り付けるものや、眼鏡タイプおよびイヤホンタイプなどの腕以外の身体に装着するものや、ペースメーカなどの身体の内部に入れるものなど、種々のものが考えられる。図１５の場合も、ウェアラブル端末８６とＰＣ８４の両方に、図１２または図１３に示した無線通信装置７１が内蔵されている。なお、ＰＣ８４とは、コンピュータやサーバなどである。ウェアラブル端末８６も、人間の身体に装着されるため、内蔵バッテリのためのスペースが限られているため、上述したBluetooth Low Energy等の低消費電力での無線通信が可能な無線方式を採用するのが望ましい。
　また、図１２または図１３に示した無線通信装置７１同士で無線通信を行う場合、無線通信によって送受される情報の種類は特に限定されない。ただし、動画像データのようなデータ量の多い情報を送受する場合と、マウス８５の操作情報のようにデータ量の少ない情報を送受する場合とでは、無線方式を変えるのが望ましく、送受される情報量に応じて最適な無線方式で無線通信を行う必要がある。
　さらに、図１２または図１３に示した無線通信装置７１同士で無線通信を行う場合、無線通信の動作状態をユーザに報知する報知部を設けてもよい。報知部の具体例としては、例えば、ＬＥＤ等の表示装置に動作状態を表示してもよいし、バイブレータの振動により動作状態を報知してもよいし、スピーカやブザー等による音声情報より動作状態を報知してもよい。
　上述した実施形態で説明したＴＤＣ１および受信機４０の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、ＴＤＣ１および受信機４０の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ－ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
　また、ＴＤＣ１および受信機４０の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　１　位相デジタル変換器（ＴＤＣ）、２　局部発振器、３　ＤＣＯ、４　ＡＤＰＬＬ回路、５　第１微分器、６　カウンタ、７　第２微分器、８　論理演算器、９　ループフィルタ、１１　位相差検出器、１２　第１チャージポンプ、１３　第２チャージポンプ、１４　第１電流源、１５　比較器、１６　充放電制御部、１７　第１保持器、１８　第２保持器、１９　位相差演算器、２１　ＤＦＦ、２２　第１論理演算器、２３　第１キャパシタ、２４　第１スイッチ、２５　第２スイッチ、２６　第２キャパシタ、２７　第３スイッチ、２８　第４スイッチ、３０　位相差パルス生成器、３１　ＤＦＦ、３５　プリチャージ信号生成器、３６　ＤＦＦ、３８　第２電流源、３９　第５スイッチ、４１　アンテナ、４２　高周波増幅器、４３ａ，４３ｂ　直交復調器、４４　位相器、４５ａ，４５ｂ
　ローパスフィルタ、４６ａ，４６ｂ　可変利得増幅器、４７ａ，４７ｂ　Ａ／Ｄ変換器、４８　ベースバンド処理部

Claims (16)

  1. 　第１信号の周期の数を計測するカウンタと、
    　前記第１信号と、前記第１信号よりも２倍以上周波数が低い第２信号と、の位相差に応じたパルス幅を持つ位相差信号を生成する第１位相差検出器と、
    　前記位相差信号のパルス幅に応じた電荷を充電する第１キャパシタと、
    　前記第１キャパシタのＮ倍（Ｎは１より大きい実数）のキャパシタンスを有する第２キャパシタと、
    　前記第１キャパシタの充電電圧と、前記第２キャパシタの充電電圧とを比較する比較器と、
    　前記第２キャパシタの充電電圧が前記第１キャパシタの充電電圧以上になったことが前記比較器にて検出されるまで、前記第２キャパシタへの充電を継続する第１充電制御部と、
    　前記第２キャパシタへの充電期間における前記カウンタの計数値を前記Ｎで割った値により、前記第１信号と前記第２信号との位相差を演算する第１位相差演算器と、を備える位相デジタル変換器。
  2. 　前記第１キャパシタおよび前記第２キャパシタに対して充電電流を供給する第１電流源と、
    　前記位相差信号により、前記第１電流源から前記第１キャパシタに充電電流を流すか否かを切り替える第１切替器と、
    　前記第１充電制御部からの信号により、前記第１電流源から前記第２キャパシタに充電電流を流すか否かを切り替える第２切替器と、を備える請求項１に記載の位相デジタル変換器。
  3. 　前記第２キャパシタの充電電圧が前記第１キャパシタの充電電圧以上になったことが前記比較器にて検出されると、前記第１キャパシタおよび前記第２キャパシタを放電する放電制御部を備える請求項１に記載の位相デジタル変換器。
  4. 　前記放電制御部は、
    　前記第１充電制御部からの信号により、前記第１キャパシタの両電極間を短絡して前記第１キャパシタを放電する第３切替器と、
    　前記第１充電制御部からの信号により、前記第２キャパシタの両電極間を短絡して前記第２キャパシタを放電する第４切替器と、を有する請求項３に記載の位相デジタル変換器。
  5. 　前記第１充電制御部は、前記位相差信号のパルス幅の時間だけ前記第１キャパシタを充電する請求項１乃至４のいずれかに記載の位相デジタル変換器。
  6. 　前記第２キャパシタが充電を開始する時点での前記カウンタの計数値を保持する第１保持器と、
    　前記第２キャパシタの充電電圧が前記第１キャパシタの充電電圧以上になったことが前記比較器にて検出された時点での前記カウンタの計数値を保持する第２保持器と、
    　前記第２保持器の計数値と前記第１保持器の計数値との差分の計数値を演算する差分演算器と、を備え、
    　前記第１位相差演算器は、前記差分演算器で演算された計数値を前記Ｎで割って前記位相差を演算する請求項１乃至５のいずれか１項に記載の位相デジタル変換器。
  7. 　前記第１位相差検出器は、
    　前記第２信号を前記第１信号の立ち上がりエッジまたは立ち下がりエッジにて同期化する第１同期化回路と、
    　前記第１同期化回路と同じ前記第１信号のエッジにて、前記第１同期回路の出力信号または前段の出力信号をラッチする縦続接続されたｍ段（ｍは１以上の整数）の第２同期化回路と、
    　前記第１同期化回路の出力信号と、前記第２同期化回路の出力信号とに基づいて、前記位相差信号を生成する第１論理演算器と、を有する請求項１乃至６のいずれか１項に記載の位相デジタル変換器。
  8. 　前記第２信号が前記ｍ段の第２同期化回路を通過するのに要する時間分のパルス幅を有するプリチャージ信号を生成するプリチャージ信号生成器と、
    　前記第２キャパシタへの充電を開始してから、前記プリチャージ信号のパルス幅分の時間だけ前記第２キャパシタへの充電電流を増強する充電増強部と、を備える請求項７に記載の位相デジタル変換器。
  9. 　前記プリチャージ信号生成器は、
    　前記第１同期化回路と同じ前記第１信号のエッジにて、前記第１同期回路の出力信号または前段の出力信号をラッチする前記ｍ段の第３同期化回路と、
    　前記第１同期化回路の出力信号と、前記第３同期化回路の出力信号とに基づいて、前記プリチャージ信号を生成する第２論理演算器と、を有する請求項８に記載の位相デジタル変換器。
  10. 　前記第１キャパシタおよび前記第２キャパシタに対して充電電流を供給する第１電流源を備え、
    　前記充電増強部は、前記第２キャパシタに充電電流を流す第２電流源を有し、
    　前記第２電流源が前記第２キャパシタに流す充電電流は、前記第１電流源が前記第２キャパシタに流す充電電流のＫ倍（Ｋは１より大きく、前記Ｎより小さい実数）である請求項８または９に記載の位相デジタル変換器。
  11. 　前記第１充電制御部にて前記第２キャパシタへの充電を継続して行い、前記第２キャパシタの充電電圧が前記第１キャパシタの充電電圧以上になったことが前記比較器にて検出された時点において、前記第１信号と前記第２信号との位相差に応じたパルス幅を持つ位相差信号を生成する第２位相差検出器と、
    　前記第２位相差検出器にて検出された位相差信号のパルス幅に基づいて前記第１キャパシタを充電した後、前記第２キャパシタの充電電圧が前記第１キャパシタの充電電圧以上になったことが再び前記比較器にて検出されるまで、前記第２キャパシタへの充電を継続する第２充電制御部と、
    　前記第２キャパシタへの充電期間における前記カウンタの計数値を前記Ｎ２で割った値により、前記第１信号と前記第２信号との位相差を演算する第２位相差演算器と、
    　前記第１位相差演算器で演算された位相差と、前記第２位相差演算器で演算された位相差と、に基づいて、前記第１信号と前記第２信号との小数位相差を検出する第３位相差演算器と、を備える請求項１乃至１０のいずれか１項に記載の位相デジタル変換器。
  12. 　第１信号の立ち上がりエッジまたは立ち下がりエッジにて、前記第１信号よりも２倍以上周波数が低い第２信号をラッチする第１同期化回路と、
    　　前記第１同期化回路と同じ前記第２信号のエッジにて、前記第１同期回路の出力信号または前段の出力信号をラッチする縦続接続されたｍ段（ｍは１以上の整数）の第２同期化回路と、
    　前記第１同期化回路の出力信号と、前記第２同期化回路の出力信号とに基づいて、前記第１信号と前記第２信号との位相差信号を生成する論理演算器と、を備える位相差パルス生成器。
  13. 　請求項１乃至１１のいずれか１項に記載の位相デジタル変換器を含む集積回路。
  14. 　請求項１３に記載の集積回路と、
    　少なくとも１つのアンテナと、を備える無線通信装置。
  15. 　ＲＦ部と、ベースバンド部とを備えた無線通信装置であって、
    　前記ＲＦ部は、送信回路と、受信回路と、を有し、
    　前記ベースバンド部は、送信処理回路と、受信処理回路と、を有し、
    　前記受信回路は、
    　位相差に応じた発振信号を生成する発振器と、
    　前記発振信号と基準信号との前記位相差を検出する位相デジタル変換器と、
    　前記位相差がなくなるように前記発振信号を帰還制御するＰＬＬ回路と、
    　前記発振信号を用いて受信処理を行う受信ＲＦ部と、を有し、
    　前記位相デジタル変換器は、
    　第１信号の周期の数を計測するカウンタと、
    　前記第１信号と、前記第１信号よりも２倍以上周波数が低い第２信号と、の位相差に応じたパルス幅を持つ位相差信号を生成する第１位相差検出器と、
    　前記位相差信号のパルス幅に応じた電荷を充電する第１キャパシタと、
    　前記第１キャパシタのＮ倍（Ｎは１より大きい実数）のキャパシタンスを有する第２キャパシタと、
    　前記第１キャパシタの充電電圧と、前記第２キャパシタの充電電圧とを比較する比較器と、
    　前記第２キャパシタの充電電圧が前記第１キャパシタの充電電圧以上になったことが前記比較器にて検出されるまで、前記第２キャパシタへの充電を継続する第１充電制御部と、
    　前記第２キャパシタへの充電期間における前記カウンタの計数値を前記Ｎで割った値により、前記第１信号と前記第２信号との位相差を演算する第１位相差演算器と、を備える無線通信装置。
  16. 　カウンタにて、第１信号の周期の数を計測するステップと、
    　前記第１信号と、前記第１信号よりも２倍以上周波数が低い第２信号と、の位相差に応じたパルス幅を持つ位相差信号を生成するステップと、
    　前記位相差信号のパルス幅に応じた電荷を第１キャパシタに充電するステップと、
    　前記第１キャパシタのＮ倍（Ｎは１より大きい実数）のキャパシタンスを有する第２キャパシタの充電電圧と、前記第１キャパシタの充電電圧とを比較するステップと、
    　前記第２キャパシタの充電電圧が前記第１キャパシタの充電電圧以上になるまで、前記第２キャパシタへの充電を継続するステップと、
    　前記第２キャパシタへの充電期間における前記カウンタの計数値を前記Ｎで割った値により、前記第１信号と前記第２信号との位相差を演算するステップと、
    　前記第１信号を用いて受信処理を行うステップと、を備える無線通信方法。
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