JP2011517161A - 高分解能の時間／デジタル変換器 - Google Patents

Abstract

【解決手段】時間／デジタル変換器（ＴＤＣ）は、インバータの伝播遅延よりも優れた分解能を有し得る。一例では、非整数遅延素子回路は、ＴＤＣ入力信号を受信し、そこから、第１信号の時間シフトした複製である第２信号を生成する。第１信号は、第１遅延線タイムスタンプ回路（ＤＬＴＣ）に供給され、第２信号は第２ＤＬＴＣに供給される。第１ＤＬＴＣは、ＴＤＣへの参照入力信号のエッジと第１信号のエッジとの間の時間を示す第１タイムスタンプを生成する。第２ＤＬＴＣは、参照入力信号のエッジと第２信号のエッジとの間の時間を示す第２タイムスタンプを生成する。第１及び第２タイムスタンプは合成されて、共に高い分解能の全体のＴＤＣタイムスタンプを構成する。これは、第１または第２タイムスタンプよりも優れた分解能を有する。
【選択図】図１３

Description

開示された実施形態は、時間／デジタル変換器（ＴＤＣ：time-to-digital converter）に関する。

時間／デジタル変換器（ＴＤＣ）は、デジタルの出力値（タイムスタンプと呼ばれることもある）を生成する回路である。このタイムスタンプは、第１信号のエッジと別の信号のエッジとの間で経過した時間を示す。ＴＤＣは、位相ロックループ（ＰＬＬ：phase-locked loop）における使用を含む様々な用途がある。

図１（従来技術）は、ＴＤＣ ＰＬＬ１のハイレベルの単純化された概念ブロック図である。ＴＤＣ ＰＬＬ１は、マルチビットのデジタル調整ワード（digital tuning word）のストリームを出力するループフィルタ２を含む。デジタル制御発振器（ＤＣＯ：digitally controlled oscillator）３は、デジタル調整ワードを受信して、このデジタル調整ワードにより周波数が決定される対応する信号ＤＣＯ＿ＯＵＴを出力する。ＤＣＯ＿ＯＵＴは、例えば３〜４ＧＨｚの範囲の周波数を有し得る。アキュムレータ（accumulator）４は、ＤＣＯ＿ＯＵＴの周期毎にインクリメントし、このアキュムレータの値は参照クロック信号ＲＥＦに同期してラッチ５にラッチされる。参照位相アキュムレータ６は、その入力リード（input lead）７上の値によってインクリメントする。参照位相アキュムレータ６は、クロック信号ＲＥＦに同期してインクリメントする。アキュムレータ６で蓄積された値は、信号線８を介して減算器９に供給される。加算器１０の出力は、信号線１１を介して減算器９に供給される。減算器９は、位相検出器とも呼ばれ、信号線８上の値から信号線１１上の値を減算して、その結果得られた差をデジタルワードとしてループフィルタ２に供給する。

アキュムレータ６がインクリメントする入力リード７上の値は、信号線１３上の整数の周波数制御部分と、信号線１４上の小数点以下の部分（fractional portion）との和である。小数点以下の部分は、ΔΣ変調器１５により時間と共に変化される。信号線１１上の値は、ラッチ５により出力される整数部分と、信号線１６上の小数点以下の部分との和である。時間／デジタル変換器１７は、信号ＤＣＯ＿ＯＵＴのエッジと、参照クロック信号ＲＥＦのエッジとの間の時間差を表すタイムスタンプを生成する。本例における信号ＲＥＦは、固定されているがしかしＤＣＯ＿ＯＵＴよりも十分に低い周波数を有する。ＴＤＣ１７から出力されるタイムスタンプは、信号線１６上に小数点以下の部分を生成する正規化回路１８によって正規化される。

図２（従来技術）は、ＴＤＣの単純化された図である。ＴＤＣ１７は、インバータ１９〜２３の遅延線（delay line）と、対応付けられたフリップフロップ２４〜２８の組とを含む。信号ＤＣＯ＿ＯＵＴの波面（wave front）は、インバータの遅延線を下流に伝播し、そして参照クロック信号ＲＥＦの立ち上がりエッジが生じた際に、遅延線における信号の状態が、フリップフロップ２４〜２８に平行してクロックされる。このフリップフロップは、“タイムスタンプ”とここでは呼ばれる複数ビットのデジタルワードを、信号線２９上に出力する。

図３（従来技術）は、ＴＤＣ１７の動作を例示する単純化された波形図である。あるlowパルスが遅延線内にキャプチャされ、遅延線内を伝播している。１及びゼロの並び３０は、遅延線の種々のノード上の値を表す。ＤＣＯ＿ＯＵＴのlowパルスが、図３に例示した遅延線における位置に達すると、信号ＲＥＦはlowからhighに遷移する。ＤＣＯ＿ＯＵＴのlowパルスの終わりのlow-to-highのエッジの時刻と、ＲＥＦのlow-to-highの遷移の時刻との間の経過時間を、時間ＰＤとする。ＤＣＯ＿ＯＵＴ信号がlowを維持する時間の長さ（半周期の時間）を、時間ＨＰＥＲとする。もし遅延線のインバータが短い伝播時間を有していれば（インバータが“速い”）、遅延線のノード上の信号の状態は、並び３０で示されるようになるだろう。ＰＤは、７個のインバータの伝播遅延にほぼ等しく、ＨＰＥＲは８個のインバータの伝播遅延にほぼ等しい。ここで、ＰＤの値は、ＤＣＯ＿ＯＵＴのlow-to-highのエッジと、ＲＥＦのlow-to-highのエッジとの間の時間遅延を示す。時間の長さの単位は、インバータの伝播遅延である。ＴＤＣ ＰＬＬは、この位相情報を用いて、ＴＤＣ ＰＬＬをロック状態に維持する。

しかしながら、遅延線のインバータがより大きな伝播遅延を有している場合（インバータが“遅い”）、遅延線のノードの信号の状態は、並び３１で示されるようになるだろう。ＤＣＯ＿ＯＵＴのlow-to-highのエッジと、ＲＥＦのlow-to-highのエッジとの間の期間を示す値ＰＤは７ではなく、４である。同様に、ＨＰＥＲの値は８ではなく４である。ＴＤＣからの出力としてのタイムスタンプは、遅延線のインバータの伝播速度の変化に対する依存性がより小さいように正規化されることが望ましい。

図４（従来技術）は、図１の正規化回路１８の単純化された回路図である。正規化回路１８は、ＴＤＣ１７から出力された、正規化されていないタイムスタンプの値ＰＤを受信し、乗算器１８を用いてこれを正規化し、そして正規化されたタイムスタンプの値ＰＤＮを信号線１６上に出力する。正規化回路１８は、ＴＤＣ１７から出力されたＨＰＥＲの値を用いて正規化を実行する。４ビットの値のＨＰＥＲは、信号線３２上にアキュムレータ３３に対して供給される。アキュムレータ３３は、十分に遅い参照クロックＣＫＲの立ち上がりエッジ毎に、ＨＰＥＲの値だけインクリメントする。従って、ＨＰＥＲの値が小さければ、アキュムレータ３３がオーバーフローしてオーバーフロー信号を信号線３４上に出力するには、より多くのインクリメントを必要とするだろう。しかしながら、ＨＰＥＲの値が大きければ、アキュムレータ３３がオーバーフロー状態となるには、比較的少ないインクリメントを要するだろう。アキュムレータ３３がインクリメントされた回数は、カウンタ３５で記録される。オーバーフロー状態が生じると、信号線３４上のオーバーフロー信号がhighに遷移し、カウンタ３５からのカウンタ値をラッチ３６に保持させる。従って、もしＨＰＥＲが小さければ、キャプチャされるカウンタ値はより大きくなるだろう。他方でＨＰＥＲが大きければ、キャプチャされるカウンタ値はより小さくなるだろう。カウンタ値ＡＶＥ＿ＰＥＲは、信号線３７によって乗算器３８に供給される。もしＨＰＥＲが小さければＰＤも同様に小さいが、乗算器３８はこの小さいＰＤの値を大きなＡＶＥ＿ＰＥＲと乗算し、これにより正規化されたＰＤＮを出力するだろう。同様に、もしＨＰＥＲが大きければ同様にＰＤも大きいが、乗算器３８はこの大きいＰＤの値をより小さいＡＶＥ＿ＰＥＲと乗算し、これにより正規化されたＰＤＮを出力するだろう。

図１〜４のＴＤＣ ＰＬＬ１のようなＰＬＬは、無線受信機及び無線送信機を含む多くのアプリケーションにおいて使用される。このＴＤＣ ＰＬＬの性能の改善が望まれている。

新規な時間／デジタル変換器（ＴＤＣ）によって出力された全体のタイムスタンプは、ＴＤＣ内の遅延線における遅延素子の伝播遅延よりも優れた時間分解能を有し得る。一例では、非整数（fractional）遅延素子回路はＴＤＣ入力信号を受信し、そこから、第１信号の時間シフトされた複製である第２信号を生成する。ＴＤＣ入力信号は、例えば完全デジタル位相ロックループ（ＡＤＰＬＬ：all-digital phase-locked loop）におけるデジタル制御発振器（ＤＣＯ）の出力信号であり得る。第１信号は、第１遅延線タイムスタンプ回路（ＤＬＴＣ：delay line timestamp circuit）の入力に供給され、第２信号は、第２ＤＬＴＣの入力に供給される。第１ＤＬＴＣは、ＴＤＣへの参照入力信号ＲＥＦのエッジと第１信号のエッジとの間の時間を示す第１タイムスタンプを生成する。第２ＤＬＴＣは、ＲＥＦのエッジと第２信号のエッジとの間の時間を示す第２タイムスタンプを生成する。第１及び第２タイムスタンプは合成されて、共に高い分解能を有する全体のＴＤＣタイムスタンプを構成する。これは、第１タイムスタンプまたは第２タイムスタンプよりも優れた分解能を有する。一アプリケーションでは、高分解能のＴＤＣを用いることにより、ＰＬＬ位相ノイズは低減される。

一具体例では、各ＤＬＴＣは、インバータの遅延線と、フリップフロップの対応付けられた組とを含む。フリップフロップは、参照信号ＲＥＦのエッジのタイミングで、遅延線の種々のノードの状態をフリップフロップがキャプチャするように、信号ＲＥＦによりクロックされる。第２信号は、第１信号に対して、インバータの伝播遅延の１／２だけ時間シフトされる。第１信号に対する第２信号の時間シフトが制御されて、インバータ遅延の１／２を維持するように、第２信号を生成する新規な時間差イコライゼーション回路、フィードバックループ、及びプログラマブルな遅延素子が開示される。

上記はサマリであり、よって必要により単純化、一般化、及び詳細の省略を含む。従って当業者は、このサマリが例示に過ぎず、多少なりとも限定することを意図していないことを理解するだろう。もっぱら特許請求の範囲によって定義されるような、本命最初で述べられるデバイス及び／またはプロセスのその他の側面、進歩的な特徴、及び利点は、本明細書で説明される限定的でない詳細な説明において明らかになるだろう。

図１（従来技術）は、一般的なfractional-N 時間／デジタル変換器（ＴＤＣ）位相ロックループ（ＰＬＬ）の単純化されたブロック図である。 図２（従来技術）は、一般的な遅延線タイムスタンプ時間／デジタル変換器（ＴＤＣ）のあるタイプの図である。 図３（従来技術）は、図２のＴＤＣのタイムスタンプ出力がどのように変化し得るかを例示する図である。 図４（従来技術）は、ＴＤＣタイムスタンプを正規化するために用いられる一般的な正規化回路の図である。 図５は、新規な一側面に従ったモバイル通信デバイス１００の具体的な一タイプの、非常に単純化されたハイレベルのブロック図である。 図６は、図２のＲＦ送受信機集積回路１０３のより詳細なブロック図である。 図７は、図６の局部発振器１０６のより詳細なブロック図である。 図８は、図７の局部発振器で使用されるリタイミング（retiming）回路の図である。 図９は、遅延線タイムスタンプ回路（ＤＬＴＣ）の図である。 図１０は、図９のＤＬＴＣの動作を例示する図。 図１１は、図９のＤＬＴＣにより出力されるタイムスタンプの値が、インバータの伝播遅延の変化によりどのように変化し得るか、を例示する図である。 図１２は、ＴＤＣの量子化ノイズが、全体のＰＬＬ位相ノイズに対してどのようにして大きな寄与分（contributor）になり得るか、を例示するグラフである。 図１３は、図７の局部発振器１０６の新規な高分解能の時間／デジタル変換器（ＴＤＣ）２１４の回路図である。 図１４は、図１３のＴＤＣの一部を例示する単純化された図である。 図１５は、図１４の回路のノードＡ、Ｂ、及びＣ上の信号間の時間シフトを例示する波形図である。 図１６は、図１３の新規な高分解能ＴＤＣのフィードバック制御ループの図である。 図１７は、図１３の回路６００及び６０２を実現する一方法の図である。 図１８は、図１７の回路６００の動作を例示する図である。 図１９は、図１３の新規な高分解能ＴＤＣのプログラマブルな遅延素子５０８を実現する一方法の回路図である。 図２０は、新規な一側面に従った方法７００のフローチャートである。

図５は、新規な一側面に従ったある具体的なタイプのモバイル通信デバイス１０の、非常に単純化されたハイレベルのブロック図である。本具体例では、モバイル通信デバイス１００は、符号分割多重アクセス（ＣＤＭＡ）携帯電話通信プロトコルを使用する３Ｇ携帯電話である。携帯電話は、（図示せぬ種々のその他の部品と共に）アンテナ１０２及び２つの集積回路１０３、１０４を含む。集積回路１０４は、“デジタルベースバンド集積回路”または“ベースバンドプロセッサ集積回路”と呼ばれる。集積回路１０３は、ＲＦ送受信機集積回路である。ＲＦ送受信機集積回路１０３は、受信機と共に送信機も含むため、“送受信機”と呼ばれる。

図６は、ＲＦ送受信機集積回路１０３のより詳細なブロック図である。受信機は、局部発振器（ＬＯ）１０６に加えて、いわゆる“受信チェーン（receive chain）”１０５を含む。携帯電話の受信時、高周波数ＲＦ信号１０７がアンテナ１０２で受信される。信号１０７からの情報は、デュプレクサ（duplexer）１０８及び整合ネットワーク（matching network）１０９を通過し、そして受信チェーン１０５を通過する。信号１０７は、低ノイズ増幅器（low noise amplifier: ＬＮＡ）１１０により増幅され、ミキサ１１１によって周波数をダウンコンバートされる。結果として生じたダウンコンバート信号は、ベースバンドフィルタ１１２でフィルタリングされ、そしてデジタルベースバンド集積回路１０４に渡される。デジタルベースバンド集積回路１０４におけるアナログ／デジタルコンバータ１１３は、この信号をデジタルの形式に変換し、得られたデジタル情報は、デジタルベースバンド集積回路１０４におけるデジタル回路によって処理される。デジタルベースバンド集積回路１０４は、局部発振器１０６によってミキサ１１１に供給される局部発振器信号（ＬＯ）１１４の周波数を制御することにより、受信機を調整する。

携帯電話の送信時、送信される情報は、デジタルベースバンド集積回路１０４におけるデジタル／アナログコンバータ１１５によってアナログの形式に変換され、そして“送信チェーン（transmit chain）”１１６に供給される。ベースバンドフィルタ１１７は、デジタル／アナログ変換処理によるノイズを取り除く。そして、局部発振器１１９の制御の下、ミキサブロック１１８はこの信号を高周波数信号にアップコンバートする。駆動増幅器（driver amplifier）１２０及び外部電力増幅器（external power amplifier）１２１は、この高周波信号を増幅して、高周波数ＲＦ信号１２２がアンテナ１０２から送信されるように、アンテナ１０２を駆動する。

図７は、局部発振器１０６のより詳細な図である。局部発振器１０６は、参照クロック信号源１２３及びfractional-N位相ロックループ（ＰＬＬ）１２４を含む。本例では、参照クロック信号源１２３は、外部の水晶発振器モジュールとのコネクションである。参照源１２３はたとえば、本例では信号のコンダクタ（conductor）であり得る。あるいは、参照源１２３はＲＦ送受信機集積回路１０２上に配置された発振器であり、水晶が集積回路１０２の外部にあって、この発振器に集積回路１０２の端子を介して取り付けられる。

ＰＬＬ１２４は、時間／デジタル（ＴＤＣ）完全デジタル位相ロックループ（ＡＤＰＬＬ：all-digital phase-locked loop）である。ＰＬＬ１２４は、デジタル調整ワード（digital tuning words）のストリームを出力するループフィルタ２００を含む。デジタル制御発振器（ＤＣＯ）２０１は、デジタル調整ワードを受信して、デジタル調整ワードにより周波数が決定される対応する信号ＤＣＯ＿ＯＵＴを出力する。ＤＣＯ＿ＯＵＴはたとえば、４ＧＨｚ程度の周波数を有し得る。アキュムレータ２０２は、ＤＣＯ＿ＯＵＴの周期毎にインクリメントし、アキュムレータの値は、参照クロック信号ＲＥＦ１に同期してラッチ２０３にラッチされる。参照位相アキュムレータ２０４は、参照クロック信号ＲＥＦ１に同期して入力リード（input lead）２０５上の値だけインクリメントする。アキュムレータ２０４に蓄積された値は、信号線２１９を介して減算器２０６に供給される。加算器２０７の出力は、信号線２０８を介して減算器２０６に供給される。減算器２０６は、位相検出器とも呼ばれ、信号線２１９上の値から信号線２０８上の値を減算し、その結果得られる差分を信号線２０９上のデジタルワードとして、ループフィルタ２００に供給する。

アキュムレータ２０４がインクリメントする入力リード２０５上の値は、信号線２１０上の整数の周波数制御部分（integer frequency control portion）と、信号線２１１上の小数点以下の部分（fractional portion）との和である。小数点以下の部分は、ΔΣ（デルタ・シグマ）変調器２１２により時間と共に変化される。信号線２０８上の値は、ラッチ２０３により出力される整数部分と、信号線２１３上の小数点以下の部分との和である。新規な時間／デジタル変換器２１４は、高分解能のデジタル出力タイムスタンプを、正規化回路２１６への信号線２１５に生成する。高分解能のタイムスタンプの各々は、信号ＤＣＯ＿ＯＵＴのエッジと参照クロック信号ＲＥＦのエッジとの間に経過した時間差を表す。本例における信号ＲＥＦは固定されているが、ＤＣＯ＿ＯＵＴよりも十分に低い周波数である。ＲＥＦは例えば１００ＭＨｚであり、ＤＣＯ＿ＯＵＴは３．０から４．４ＧＨｚの範囲にあり得る。正規化回路２１６は、正規化されたタイムスタンプの値を信号線２１３上に出力する。ＴＤＣ２１４によって出力されるタイムスタンプは、正規化回路２１６によって正規化され、これにより信号線２１３上に小数点部分（fractional portion）を生成する。ＤＣＯ２０１によって出力されるＤＣＯ＿ＯＵＴ信号は、固定分周器（fixed divider）によって分周され（たとえば４で分周される）、これにより局部発振器信号ＬＯが出力リード２１８上に生成される。

図８は、参照クロック信号ＲＥＦから参照クロック信号ＲＥＦ１を生成するリタイミング（retiming）回路の図である。この回路は、ＲＥＦをＤＣＯ＿ＯＵＴ信号に同期させる。

図９は、インバータ３０１〜３０５の第１の遅延線（delay line）、インバータ３０６〜３１０の第２の遅延線、及び差動入力フリップフロップ３１１〜３１５の対応付けられた組を含む、差動遅延線タイムスタンプ回路（ＤＬＴＣ：differential delay line timestamp circuit）の図である。信号ＤＣＯ＿ＯＵＴは第１の遅延線を伝播するようにされ、その反転ＤＣＯ＿ＯＵＴは第２の遅延線を伝播するようにされる。遅延線の対応するノード上の信号ＤＣＯ＿ＯＵＴ及びＤＣＯ＿ＯＵＴＢは、実質的に同時に論理レベルを遷移する。フリップフロップ３１１〜３１５は、参照クロック信号ＲＥＦによりクロックされ（clocked）、信号ＲＥＦがlowからhighに遷移するタイミングで、種々のノードＮ１〜Ｎ５及びＮ１Ｂ〜Ｎ５Ｂ上の信号の状態をキャプチャする。デジタル値Ｄ１〜Ｄ４は、複数ビットのタイムスタンプＰＤ及び複数ビットの値ＨＰＥＲを構成する。値ＨＰＥＲは、ＤＣＯ＿ＯＵＴの半周期の期間を示す。

図１０は、図９のＤＬＴＣ３００の動作を例示する波形図である。上の２つの波形は、第１の時刻における第１の遅延線のノードの値を例示する。次の２つの波形は、第２の時刻における第１の遅延線のノードの値を例示する。波形が、２つのインバータの感覚だけ、左から右へ伝播していることに留意する。第２の時刻では、参照クロック信号はまだデジタル論理lowである。下の２つの波形は、参照クロック信号ＲＥＦがlowからhighに遷移する第３の時刻における、第１の遅延線のノードの値を例示する。遅延線において信号ＤＣＯ＿ＯＵＴの半周期のlowがキャプチャされ、そして第３の時刻において参照クロックＲＥＦがhighに遷移するときまでに、lowパルスの最後におけるlow-to-highの遷移３１６がノードＮ４に伝播していることに留意する。フリップフロップ３１１〜３１５は、第３の時刻においてノード上の値をキャプチャする。初めの連続する４つのhighの値は、ＤＣＯ＿ＯＵＴのlow-to-highのエッジ３１６と、ＲＥＦのlowからhighへのエッジ３１７との間の時間を示す。４の値（ＰＤ）は、インバータの伝播遅延の単位である。連続する６個のlowの値の列は、エッジ３１８と３１６との間のＤＣＯ＿ＯＵＴの半周期の期間を示す。６の値（ＨＰＥＲ）は、インバータの伝播遅延の単位である。

図１１は、ＰＤ及びＨＰＥＲの値が、同様のＤＣＯ＿ＯＵＴ対ＲＥＦの時間差の場合に、インバータの伝播遅延の関数としてどのように変化し得るかを例示する単純化された波形図である。図９のＤＬＴＣ３００の遅延線のインバータが小さい伝播時間を有していれば（インバータが“速い”）、遅延線のノード上の信号の状態は、並び３１９によって示されるようになるだろう。ＰＤはほぼ４つのインバータの伝播遅延に等しく、ＨＰＥＲはほぼ６個のインバータの伝播遅延に等しい。しかしながら、遅延線のインバータがより大きな伝播時間を有していれば（インバータが“遅い”）、遅延線のノードの信号の状態は、並び３２０によって示されるようになるだろう。ＰＤの値は４ではなく、３になる。ＨＰＥＲの値は６ではなく、４になる。ＰＤの値は、（図４の正規化回路１８のような）正規化回路によって正規化され得る。ＤＬＴＣ３００または同様の回路が、図７のＴＤＣ２１４として用いられ得る。

図１２は、ＴＤＣの全位相ノイズ４００と、例えばＴＤＣノイズ４０１、位相検出器ノイズ、ＤＣＯノイズ、及びその他の寄与分（contributor）のような、このノイズへの寄与分との関係を例示するグラフである。グラフに示すように、ＴＤＣ量子化ノイズ４０１の位相ノイズ寄与は、全ＰＬＬ位相ノイズ４００の高い割合を占める。ＴＤＣ量子化ノイズは、ＤＬＴＣ３００の遅延線の遅延素子の伝播遅延に比例する。これが認識されれば、遅延素子の伝播遅延を極力低減すること、及び遅延素子の伝播時間を可能な限り小さくするために可能な限り速い半導体のプロセスを使用することが試みられるかもしれない。例えば、遅延素子がインバータであれば、ＤＬＴＣ３００の遅延線のインバータがどれだけの速さとされ得るかについての実際的な限界がある。しかしながら、ＴＤＣ量子化ノイズはこのレベルよりも低減されることが望ましいだろう。従って、新規な一側面では、新規なＴＤＣ２１４が用いられる。

図１３は、新規なＴＤＣ２１４の図である。新規なＴＤＣ２１４は、非整数（fractional）遅延素子回路５００、第１遅延線タイムスタンプ回路（ＤＬＴＣ：delay line timestamp circuit）５０１、及び第２ＤＬＴＣ５０２を含む。非整数遅延素子回路５００は、入力信号（ＤＣＯ＿ＯＵＴ、ここではＳ０とも示す）を受信し、入力信号の第１の時間シフトされたバージョン（first time-shifted version）Ｓ１と、入力信号の第２の時間シフトされたバージョン（second time-shifted version）Ｓ２とを出力する。第１の時間シフトされたバージョンＳ１は、第１ＤＬＴＣ５０１の第１入力ノード５０３上に供給される。第２の時間シフトされたバージョンＳ２は、第１ＤＬＴＣ５０２の第２入力ノード５０４上に供給される。ノード５０４上の第２の時間シフトされたバージョンＳ２は、ノード５０３上の第１の時間シフトされたバージョンＳ１に関して、２つのＤＬＴＣ５０１及び５０２の遅延線の遅延素子の伝播遅延の１／２だけ時間シフトされる。本例では、２つのＤＬＴＣ５０１及び５０２の遅延線の遅延素子はインバータであり、信号Ｓ１とＳ２との間の時間シフトは、インバータの伝播遅延の１／２である。

非整数遅延素子回路５００は、入力リード５０５上の入力信号（ＤＣＯ＿ＯＵＴ）を受信し、ノード５０３上に第１の時間シフトされたバージョンＳ１を出力する第１伝播遅延回路を含む。非整数遅延素子回路５００はまた、入力リード５０５上の入力信号（ＤＣＯ＿ＯＵＴ）を受信し、ノード５０４上に第２の時間シフトされたバージョンＳ２を出力する第２伝播遅延回路を含む。非整数遅延素子回路５００はまた、時間差イコライゼーション回路（time difference equalization circuit)を含み、これは、第２伝播遅延回路内のプログラマブル遅延素子５０８を制御して、信号Ｓ１とＳ２との間の所望の時間シフトの関係を維持する。図１３に示すように、第１及び第２ＤＬＴＣ５０１及び５０２の両方は、入力リード５０７上で受信された同じ参照クロック信号ＲＥＦでクロックされる。第１ＤＬＴＣ５０１から出力されるタイムスタンプは、第２ＤＬＴＣ５０２から出力信号線２１５上に出力されたタイムスタンプと合成（combine）されて、ＤＬＴＣ５０１またはＤＬＴＣ５０２よりも高い分解能を有する全体のＴＤＣタイムスタンプ（overall TDC timestamp）を生成する。

図１４は、図１３の回路の一部を例示する単純化された図である。信号ＤＣＯ＿ＯＵＴは入力リード５０５上で受信され、反転信号ＤＣＯ＿ＯＵＴＢは入力リード５０９上で受信される。入力リード５０５上の信号ＤＣＯ＿ＯＵＴとノードＡ上の信号との間には、１つのインバータの伝播遅延が存在する。入力リード５０９上の信号ＤＣＯ＿ＯＵＴＢとノードＣ上の信号との間には、２つのインバータの伝播遅延が存在する。ＤＣＯ及びＤＣＯ＿ＯＵＴＢは、実質的に同時に遷移する。

図１５は、ノードＡ及びＣ上の２つの信号を例示し、ノードＡ上の信号のlowからhighへの立ち上がりエッジと、ノードＣ上の信号のlowからhighへの立ち上がりエッジとの間に、１個のインバータの伝播遅延があることを示している。第１の時間シフトされた信号Ｓ１との適切な関係で、図１３のノード５０４上の第２の時間シフトされた信号Ｓ２を供給するために望まれるのは、図１４のノードＢ上の信号が、ノードＡ上の信号の遷移時刻とノードＣ上の信号の遷移時刻との間の厳密に中間の時刻で遷移することである。図１４のプログラマブルな遅延素子５０８は、ノードＢ上の信号がこの時刻に遷移するように制御される。

図１６は、図１３の時間差イコライゼーション回路が、プログラマブルな遅延素子５０８をどのようにして制御するかを例示する単純化された図である。第１の回路６００は出力信号を生成し、その強度は、ノードＡ上の信号の立ち上がりエッジと、ノードＢ上の信号の対応する立ち上がりエッジとの間の第１の時間差６０１を示す。第２の回路６０２は出力信号を生成し、その強度は、ノードＢ上の信号の立ち上がりエッジと、ノードＣ上の信号の対応する立ち上がりエッジとの間の第２の時間差６０３を示す。残りの回路は、２つの回路６００及び６０２の出力が時間と共に実質的に同じになるようにプログラマブル遅延素子５０８を制御するように動作するフィードバックループを含む。より具体的には、比較器６０４は、回路６００及び６０２から出力された信号を受信するように結合され、第１の時間差６０１が第２の時間差６０３よりも大きい場合にデジタルhighを出力する。比較器６０４は、第１の時間差６０１が第２の時間差６０３よりも小さい場合、デジタル論理lowを出力する。比較器６０４の出力は、カウンタ６０５により平滑化（smoothed）される。比較器６０４のデジタル出力は、カウンタ６０５のup/down入力制御リード上に供給されるデジタル値であり、カウンタは、ＲＥＦのような参照クロックの立ち上がりエッジで、それぞれインクリメントまたはデクリメントするようにされる。ＵＰ／ＤＮＢなる表記の“Ｂ”は、ダウンの“バー（bar）”を示す。すなわち、カウンタは、ＵＰ／ＤＮＢ入力リード上の信号がデジタル論理lowの場合にカウントダウンするように制御される。カウンタ６０５をクロックする信号ＲＥＦは、固定された周波数（ほぼ１０ＭＨｚから１００ＭＨｚの範囲）を有し、信号ＲＥＦはhighへの遷移を許されるのみで、ノードＣの信号がhighに遷移したのち直ぐにカウンタ６０５をクロックする。カウンタ６０５の４ビット出力は、制御wordとして、プログラマブル遅延素子５０８を制御するために供給される。この閉フィードバックループは、第１の時間差６０１を、実質的に第２の時間差６０３に等しくさせる。

図１７は、回路６００（及び回路６０２）が実現され得る一方法の回路図である。図１８は、回路６００の動作を例示する。ノードＡ及びＢの両方の入力信号がlowの際、トランジスタＱ１及びＱ２はオフである。従って、キャパシタＣ１及びＣ２に与えられた全ての電荷は、抵抗Ｒ１及びＲ２を介して放電されている。次に、ノードＡ上の信号がhighになると、トランジスタＱ２がオンし、トランジスタＱ４がオフする。導通状態のトランジスタＱ３によってノードＮＯＤＥが接地されているので、キャパシタＣ２からＱ２を介し、Ｑ３を介してグランドに達する電流経路によって、キャパシタＣ２が充電される。これにより、ノードＯＵＴの電圧が低下される。ノードＡ及びＢの信号のこの状態の継続時間は、どれくらい充電を生じさせるか、及びどれくらいノードＯＵＴの電圧を低下させるか、を決定する。次に、ノードＢの信号がhighになると、トランジスタＱ１がオンし、トランジスタＱ３がオフする。トランジスタＱ３及びＱ４の両方がオフするので、ノードＮＯＤＥはもはやグランドには結合されない。この状態を図１８では“Ｚ”なる記号で示している。キャパシタＣ１及びＣ２の電荷は、実質的に釣り合い、それぞれ抵抗Ｒ１及びＲ２を介して放電されるだろう。従って、出力ノードＯＵＴの電圧（平均電圧）の大きさは、ノードＡの信号の立ち上がりエッジとノードＢの信号の立ち上がりエッジとの間の時間差の長さを示す。充電対放電の状態の期間が長いほど、ノードＯＵＴの電圧は低くなる。

図１９は、図１３のプログラマブルな遅延素子５０８を実現する一方法の図である。コモン・インバータを介する伝播遅延は、少なくともある程度までは、その出力ノードの負荷に依存する。図１６のカウンタ６０５によって出力される４ビットの制御ワード（control word）は、信号線６０６のデジタル値の大きさが、相補型の金属・酸化物・半導体（ＣＭＯＳ）インバータ６０７及び６０８上の容量性負荷の大きさを決定するように、信号線６０６上に供給される。

図２０は、新規な方法７００のフローチャートである。第１信号の時間シフトされた複製である第２信号を生成するために、プログラマブルな遅延素子が使用される（ステップ７０１）。一例では、第１及び第２信号の対応するエッジ間の時間シフトは、インバータの伝播遅延の１／２である。参照信号のエッジと第１信号のエッジとの間の時間を示す第１タイムスタンプを生成するために、第１の遅延線タイムスタンプ回路（ＤＬＴＣ）が使用される（ステップ７０２）。一例では、この第１のＤＬＴＣは、図１３のＤＬＴＣ５０１である。参照信号のエッジと第２信号のエッジとの間の時間を示す第２タイムスタンプを生成するために、第２の遅延線タイムスタンプ回路（ＤＬＴＣ）が使用される（ステップ７０３）。一例では、この第２のＤＬＴＣは、図１３のＤＬＴＣ５０２である。第１タイムスタンプまたは第２タイムスタンプよりも高い分解能を有する全体のタイムスタンプを生成するために、第１及び第２タイムスタンプが合成される（ステップ７０４）。図１３の例では、第１タイムスタンプは複数ビットのデジタル値Ｄ［０］、Ｄ［２］、Ｄ［４］、などであり、第２タイムスタンプは複数ビットのデジタル値Ｄ［１］、Ｄ［３］、Ｄ［５］、などである。全体の高い分解能を有するタイムスタンプは、複数ビットのデジタル値Ｄ［０］、Ｄ［１］、Ｄ［２］、Ｄ［３］、Ｄ［４］、Ｄ［５］、などである。

１つまたはそれ以上の典型的な実施形態において、述べられた機能は、ハードウェア、ソフトウェア、ファームウェア、またはこれらを組み合わせたもので実装され得る。もしソフトウェアによって実装されるのであれば、機能は、コンピュータ読み取り可能な媒体上の一つ以上の命令またはコードとして保持され、または伝達され得る。コンピュータ読み取り可能な媒体は、コンピュータプログラムをある場所から別の場所への持ち運びを助ける媒体を含むコミュニケーションメディアやコンピュータ記録メディアの両方を含む。記録媒体は、コンピュータによってアクセスされることが可能な市販のいずれの媒体であって良い。一例であってこれに限定するものでは無いものとして、このようなコンピュータ読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたはその他の光ディスク媒体、磁気ディスク媒体またはその他の磁気記録媒体、またはコンピュータによりアクセス可能とされ且つ命令またはデータ構造の形で所望のプログラムコード手段を持ち運びまたは保持するために使用可能なその他のあらゆる媒体を含むことが出来る。また、あらゆる接続が、適切にコンピュータ読み取り可能な媒体と呼ばれる。例えば、もしソフトウェアが同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または赤外、無線、またマイクロ波のような無線技術を用いて、ウェブサイト、サーバ、またはその他の遠隔ソースから送信される場合には、これらの同軸ケーブル、光ファイバケーブル、ツイストペア、ＤＳＬ、または赤外、無線、またマイクロ波のような無線技術が、媒体の定義に含まれる。本明細書で使用されるディスク（disk and disc）は、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光学ディスク、デジタルバーサタイルディスク（ＤＶＤ）、フロッピー（登録商標）ディスク、及びブルーレイディスクを含み、ディスク（disk）は、一般的に、磁気的にデータを再生する一方で、ディスク（disc）はレーザによって光学的にデータを再生する。上記のものを組み合わせたものもまた、コンピュータ読み取り可能な媒体に含まれるべきである。

説明の目的である具体的な実施形態が上記では述べられたが、この特許文献の教示は一般的な適用性を有し、上記述べられた具体的な実施形態に限定されない。上記で述べられた積分回路、比較器、up/downカウンタ、及びプログラマブルな遅延素子回路は、非整数遅延素子回路がどのようにして実装され得るか、の単なる一例として説明される。実施形態は、非整数遅延素子回路によって生成された３つまたはそれ以上の時間シフトされた信号を有してもよく、この場合には３つまたはそれ以上の対応するＤＬＴＣが設けられる。タイムスタンプの値は、種々の様々な形で符号化され得る。ＤＬＴＣの遅延線の遅延素子はインバータである必要はなく、受動素子を含むその他の回路素子であってよく、第１及び第２信号間の時間シフトはそのようなその他のタイプの遅延素子を介した伝播遅延の端数（fraction）となるようにされ得る。従って、述べられた具体的な実施形態の種々の特徴の種々の変形、適応、及び組み合わせが、以下で説明される特許請求の範囲から逸脱することなく実施され得る。

Claims (23)

1. 入力信号Ｓ０を受信し、前記入力信号の第１の時間シフトされたバージョン（Ｓ１）を出力し、前記入力信号の第２の時間シフトされたバージョン（Ｓ２）を出力する非整数（fractional）遅延素子回路と、
   前記Ｓ１を受信し、前記Ｓ１が伝播する第１遅延線（delay line）を含む第１遅延線タイムスタンプ回路（ＤＬＴＣ）と、
   前記Ｓ２を受信し、前記Ｓ２が伝播する第２遅延線を含む第２ＤＬＴＣと
   を備え、前記Ｓ２は、前記Ｓ１に対して、遅延素子による伝播遅延の一定の端数分(fractional amount)だけ時間シフトされる、回路。
2. 前記遅延素子はインバータであり、前記第１遅延線はインバータの遅延線であり、前記第２遅延線はインバータの遅延線である、請求項１の回路。
3. 前記非整数遅延素子回路は、
   前記入力信号Ｓ０を受信して前記Ｓ１を出力する第１伝播遅延回路と、
   プログラマブルな遅延素子を含み、前記入力信号Ｓ０を受信して前記Ｓ２を出力する第２伝播遅延回路と、
   前記プログラマブルな遅延素子を制御する時間差イコライゼーション（equalization）回路と
   を含む請求項１の回路。
4. 前記非整数遅延素子回路は、第１ノードの信号のエッジと第２ノードの信号のエッジとの間の第１時間差を検出し、
   前記非整数遅延素子回路は、前記第２ノードの前記信号の前記エッジと第３ノードの信号のエッジとの間の第２時間差を検出し、
   前記非整数遅延素子回路は、前記第１及び第２時間差を実質的に等しくする、請求項３の回路。
5. 前記第１ノードは前記第１伝播遅延回路のノードであり、
   前記第２ノードは前記第２伝播遅延回路のノードであり、
   前記第３ノードは前記第１伝播遅延回路のノードである、請求項４の回路。
6. 前記プログラマブルな遅延素子は、プログラマブルな負荷を有する論理素子を含み、
   前記プログラマブルな遅延素子は、前記プログラマブルな負荷の大きさを決定する複数ビットのデジタル値を受信する、請求項３の回路。
7. 前記非整数遅延素子回路は、フィードバックループを含む、請求項１の回路。
8. 前記一定の端数分は１／２である、請求項１の回路。
9. 前記第１及び第２ＤＬＴＣは、シングルエンドの遅延線タイムスタンプ回路である、請求項１の回路。
10. 前記第１及び第２ＤＬＴＣは、差動遅延線タイムスタンプ回路である、請求項１の回路。
11. （ａ）遅延素子の遅延線（delay line）を含む第１遅延線タイムスタンプ回路（ＤＬＴＣ）の第１入力ノードに第１信号を供給することと、
    （ｂ）前記第１ＤＬＴＣの第２入力ノードに参照信号を供給することと、
    （ｃ）遅延素子の遅延線を含む第２ＤＬＴＣの第１入力ノードに第２信号を供給することと、
    （ｄ）前記第２ＤＬＴＣの第２入力ノードに前記参照信号を供給することと、
    （ｅ）前記第２信号が前記第１信号の時間シフトされた複製であるように、そして前記第２信号が前記第１信号に対して遅延素子の伝播遅延の一定の端数分（fraction）だけ時間シフトされるように、前記第１信号を前記第２信号に対して制御することと
    を備える方法。
12. 前記第１ＤＬＴＣの前記遅延線の前記遅延素子はインバータであり、
    前記第２ＤＬＴＣの前記遅延線の前記遅延素子はインバータであり、
    前記（ｅ）における前記遅延素子での前記伝播遅延は、インバータでの伝播遅延である、請求項１１の方法。
13. 前記（ｅ）は、第２論理素子の伝播遅延が、第１論理素子での伝播遅延の１．５倍の長さとなるよう、前記第２論理素子の負荷を制御すること、を含み、
    前記第１及び第２論理素子は、実質的に同一の構造である、請求項１１の方法。
14. 前記（ｅ）は、第１信号のエッジが第１インバータから出力される第１時刻と、第２信号のエッジが第２インバータから出力される第２時刻との間の第１時間差を示す第１時間差信号を生成すること、を含み、
    前記（ｅ）は、前記第２時刻と、第３信号のエッジが第３インバータから出力される第３時刻との間の第２時間差を示す第２時間差信号を生成すること、を含み、
    プログラマブルな負荷が、前記第２インバータの出力リードに結合され、
    前記（ｅ）の前記制御することは、前記プログラマブルな負荷を制御すること、を含む請求項１１の方法。
15. 前記（ｅ）は、第１時間差信号が前記第２時間差信号より大きいか否かを判断すること、を更に含む請求項１４の方法。
16. インバータ列である第１遅延線を含む第１遅延線タイムスタンプ回路（ＤＬＴＣ）と、
    インバータ列である第２遅延線を含む第２遅延線タイムスタンプ回路（ＤＬＴＣ）と
    を備え、前記第１ＤＬＴＣの前記インバータ列の各々の前記インバータ、及び前記第２ＤＬＴＣの前記インバータ列の各々の前記インバータは、実質的に同一の伝播遅延を有し、
    前記伝播遅延よりも実質的に小さい時間分解能を有するタイムスタンプを出力する、時間／デジタル変換器。
17. 前記第１ＤＬＴＣの入力リードに第１信号を供給し、前記第２ＤＬＴＣの入力リードに第２信号を供給する非整数（fractional）遅延素子回路を更に備え、
    前記第２信号は、前記第１信号の時間シフトした複製である、請求項１６の時間／デジタル変換器。
18. 前記非整数遅延素子回路は、フィードバックループを含む、請求項１７の時間／デジタル変換器。
19. プログラマブルな遅延素子を用いて、第１信号の時間シフトされた複製であり、前記第１信号に対して時間シフトを有する第２信号を生成することと、
    第１の時間／デジタル変換器（ＴＤＣ）を用いて、前記第１信号のエッジと参照信号のエッジとの間の時間を示す第１タイムスタンプを生成することと、
    第２のＴＤＣを用いて、前記第２信号のエッジと前記参照信号のエッジとの間の時間を示す第２タイムスタンプを生成することと
    を備え、前記時間シフトの大きさはインバータでの伝播遅延よりも小さく、
    前記第１及び第２タイムスタンプは同時に生成される、方法。
20. 前記第１及び第２タイムスタンプを合成して、全体のタイムスタンプを生成すること、を更に備え、
    前記全体のタイムスタンプは、前記第１タイムスタンプの分解能より高く、前記第２タイムスタンプの分解能よりも高い分解能を有する、請求項１９の方法。
21. 第１タイムスタンプ分解能を有し、第１タイムスタンプを生成する第１遅延線タイムスタンプ回路（ＤＬＴＣ）と、
    前記第１タイムスタンプ分解能と同じ第２タイムスタンプ分解能を有し、第２タイムスタンプを生成する第２ＤＬＴＣと、
    前記第１及び第２タイムスタンプが共に全体のタイムスタンプを形成するように、前記第１ＤＬＴＣに第１信号を供給し、前記第２ＤＬＴＣに第２信号を供給する手段と
    を備え、前記第１及び第２ＤＬＴＣは、前記第１及び第２タイムスタンプを、参照信号のエッジに応答して同時に生成し、
    前記全体のタイムスタンプは、前記第１タイムスタンプ分解能または前記第２タイムスタンプ分解能よりも高い分解能を有する、回路。
22. 前記回路は、前記第１及び第２信号を生成するために用いられる入力信号を受信し、
    前記全体のタイムスタンプは、前記入力信号のエッジと前記参照クロック信号のエッジとの間の遅延を示すデジタル値である、請求項２１の回路。
23. 前記回路は、モバイル通信機器の受信機の一部である、請求項２２の回路。

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