JP2011188114A - 半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 230000010354 integration Effects 0.000 claims abstract description 32
- 230000010355 oscillation Effects 0.000 claims description 110
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 16
- 230000002596 correlated effect Effects 0.000 description 14
- 230000000875 corresponding effect Effects 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 10
- 230000001276 controlling effect Effects 0.000 description 6
- 101100438752 Arabidopsis thaliana CPI1 gene Proteins 0.000 description 4
- 101150002418 cpi-2 gene Proteins 0.000 description 4
- 238000000926 separation method Methods 0.000 description 3
- 101150066718 FMOD gene Proteins 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
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Abstract
【課題】チップ面積の更なる縮小化を図ることができる半導体集積回路を提供する。
【解決手段】ディジタル制御発振器50−1〜50−nと、位相データ出力部100−1〜100−nと、積分処理部150と、フィルタ部151と、フィルタ部151からの時分割された出力信号に所定の係数を乗算した値を発振器制御値OTWとして出力する乗算器(第1の乗算器)40と、リファレンス周波数Frefに同期して、発振器制御値OTWを各ディジタル制御発振器50−1〜50−nに振り分ける出力セレクタ(制御値分離部)42と、を備える。
【選択図】図2
【解決手段】ディジタル制御発振器50−1〜50−nと、位相データ出力部100−1〜100−nと、積分処理部150と、フィルタ部151と、フィルタ部151からの時分割された出力信号に所定の係数を乗算した値を発振器制御値OTWとして出力する乗算器(第1の乗算器)40と、リファレンス周波数Frefに同期して、発振器制御値OTWを各ディジタル制御発振器50−1〜50−nに振り分ける出力セレクタ(制御値分離部)42と、を備える。
【選択図】図2
Description
本発明は、発振周波数を制御する半導体集積回路に関し、特に、ADPLL(All Digital Phased Locked Loop)に関するものである。
近年の高機能ICは、様々な要求を満たすために機能の集積化が行われ、単一の外部クロックでIC全体が動作するように、複数のPLL(Phased Locked Loop)が搭載されることも珍しくなくなった。例えば、所望のクロックが外部クロックの整数倍の場合、1つの発振器から複数の周波数を取り出すことができる。ただし、所望のクロックが外部クロックの整数倍でない場合、チップ内に複数のPLLが必要となるため、チップの面積が増大する要因となっていた。また、PLLを構成するループフィルタをチップ内に混載することが一般的になりつつある。特に、アナログで構成される従来型のPLL(Analog PLL)はリファレンス周波数が低い場合、あるいは発振周波数の低周波数分解能が要求される場合、スプリアスなどの不要輻射を防ぐために大きなループフィルタが必要となり、チップ面積の増大を招くという問題があった。従って、複数のPLLを構成した場合、チップ面積のさらなる増大を招く。このように、高機能化と面積削減とがトレードオフの関係にあった。
このような問題を解決するため、例えば下記特許文献1に代表される従来技術では、PLLの大部分の機能をディジタル制御に置き換えることでチップ面積の削減を図ったADPLLが用いられるようになった。
しかしながら、ADPLLは、演算部が多くの割合を占めており、このADPLLを複数用いた場合には、要求仕様に比例してチップ面積が増大するため、チップ面積の更なる縮小化というニーズに対応することが困難という課題があった。
本発明は、チップ面積の更なる縮小化を図ることができる半導体集積回路を提供することを目的とする。
本願発明の一態様によれば、発振器制御値によって発振信号の発振周波数が制御される複数のディジタル制御発振器と、前記発振信号の波数をカウントしたカウント値と、前記発振周波数と基準周波数との位相差と、の加算値である位相データを出力する複数の位相データ出力部と、前記基準周波数に同期して、前記各ディジタル制御発振器の周波数設定データを積分した積分値を出力する複数の積分器と、前記各位相データ出力部からの時分割された位相データと、前記各積分器からの時分割された積分値と、の差分値を前記基準周波数に同期してフィルタリングするフィルタ部と、前記フィルタ部からの時分割された出力信号に所定の係数を乗算した発振器制御値を出力する乗算器と、前記基準周波数に同期して、前記発振器制御値をディジタル制御発振器に振り分ける制御値分離部と、を備えたことを特徴とする半導体集積回路が提供される。
本発明によれば、チップ面積の更なる縮小化を図ることができるという効果を奏する。
以下に添付図面を参照して、本発明の実施の形態にかかる半導体集積回路を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。
(第1の実施の形態)
図1は、本発明の第1の実施の形態にかかるADPLLの基本構成を示す図であり、図2は、図1のADPLLをn系統有した半導体集積回路として構成した詳細図である。
図1は、本発明の第1の実施の形態にかかるADPLLの基本構成を示す図であり、図2は、図1のADPLLをn系統有した半導体集積回路として構成した詳細図である。
図1において、ADPLL190は、積分処理部150と、加算器20と、フィルタ部151と、ゲイン調整部152と、発振周波数信号生成部153と、位相データ出力部154と、を有して構成されている。
ゲイン調整部152は、乗算器(第1の乗算器)40を有し、発振周波数信号生成部153は、ディジタル制御発振器(DCO:Digitally Controlled Oscillator)50を有し、位相データ出力部154は、加算器21と、位相差算出部であるTDC(Time to Digital Converter)60と、カウンタ80と、フリップフロップ(以下「FF」と称する)70と、を有して構成されている。
ディジタル制御発振器(以下「発振器」と称する)50は、離散値である発振器制御値OTW(Oscillator Tuning Word)により、発振信号の発振周波数Fcが制御される。
FF70のデータ端子Dには、リファレンス周波数(基準周波数)Frefが入力され、FF70のクロック端子には発振周波数Fcが入力される。FF70は、発振器50からの発振信号に同期したリファレンス信号を出力端子Qから出力する。カウンタ80は、発振信号の波数をカウントし、FF70からのリファレンス信号に同期してそのカウント値を出力する。発振器出力(発振信号)で動作しているカウンタ80の値をリファレンス毎に出力するにあたって、発振信号とリファレンス信号とが互いに非同期であるため、互いのクロックのエッジが近接する場合、正しいカウンタ80の値を取得出来ない可能性がある。これを防ぐために、FF70では、リファレンス信号を一旦発振信号で同期化しており、その結果、正しいカウンタ80の値を取得可能である。
TDC60は、発振周波数Fcの1周期以下のデータを生成するものであり、リファレンス周波数Frefと発振周波数Fcとの位相差を算出する。加算器21は、カウンタ80からのカウント値と、TDC60からの位相差とを加算した位相データを出力する。
積分処理部150は、周波数設定データFcwを積分し、積分値を出力する。周波数設定データFcwは、発振周波数Fcをリファレンス周波数Frefで除算して得られる。加算器20は、位相データから積分値を減算した差分値を出力する。フィルタ部151は、加算器20からの差分値をフィルタリングし所定の制御値を出力する。乗算器40は、フィルタ部151からの制御値に、所定の係数を乗算した発振器制御値OTWを出力する。
例えば、発振周波数Fcが周波数設定データFcwより大きくなった場合、乗算器40は、発振周波数Fcを下げるような発振器制御値OTWを出力する。すなわち、発振周波数Fcにズレがあると位相差が増大するため、それを抑制する方向に制御される。
図2の半導体集積回路(ADPLL)200は、積分処理部150と、加算器20と、フィルタ部151と、ゲイン調整部152と、発振周波数信号生成部153と、位相データ出力部154と、セレクタカウンタ130とを有して構成されている。なお、図2の半導体集積回路200の構成要素の内、積分処理部150、加算器20、フィルタ部151、ゲイン調整部152、発振周波数信号生成部153、および位相データ出力部154は、図1のADPLL190の各構成要素に対応するものである。
セレクタカウンタ130は、リファレンス周波数Frefに同期するセレクト値(選択信号)1〜nを、後述する各入力セレクタおよび各出力セレクタに出力する。
積分処理部150は、複数の積分器(一の積分器)10−1〜積分器(他の積分器)10−nと、入力セレクタ(積分値切替部)11を有している。各積分器10−1〜10−nは、リファレンス周波数Frefに同期して、周波数設定データFcw1〜Fcwnを積分し、積分値を出力する。入力セレクタ11は、セレクト値1〜nに対応する積分値を時分割された積分値として出力する。
加算器20は、位相データ出力部154からの位相データと、積分処理部150からの積分値との差分値を出力する。
フィルタ部151は、ループフィルタ30と、出力セレクタ43と、入力セレクタ12を有している。ループフィルタ30は、加算器20からの差分値を規格化制御値NTW(Normalized Tuning Word)として出力する演算器として機能する。加算器20からの差分値は、出力セレクタ43に入力される。出力セレクタ43は、リファレンス周波数FrefがHのときに、セレクト値1〜nに対応する差分値を更新し、更新した値を保持する。入力セレクタ12は、セレクト値1〜nに対応する値をループフィルタ30に出力する。フィルタ部151には積分演算機能が含まれるため、各発振器50−1〜50−nを制御する際に以前のデータを参照する必要がある。出力セレクタ43は、各発振器50−1〜50−nに利用した演算結果を保持し、入力セレクタ12は、セレクト値1〜nで選択された演算に必要な保持データを読み出すものである。
ゲイン調整部152は、入力セレクタ(係数切替部)13と、乗算器40と、出力セレクタ(制御値分離部)42を有している。入力セレクタ13は、セレクト値1〜nに対応する係数(Fref/n)/dFDCOを乗算器40に出力する。なお、Frefはリファレンス周波数であり、nは系統数である。dFDCOは、個々の発振器50毎に設定され、発振器50の1code当たりの周波数変化量である。例えば、発振器50の発振周波数Fcの変化量が50kHz/codeであり、リファレンス周波数Frefが13MHzの場合、周波数設定データFcwが1code変化したときに発振周波数Fcを13MHz変化させるゲインが必要である。この場合、dFDCOの値は、260(13MHz/50kHz)となる。なお、リファレンス周波数Frefを1/nにしているのは、ループフィルタ30からのゲインを、等価的にするためである。このように、入力セレクタ13は、セレクト値に対応する係数を切り替えて乗算器40に出力する。乗算器40は、フィルタ部151からの規格化制御値(出力信号)NTWに、入力セレクタ13からの係数を乗算した発振器制御値OTWを出力する。出力セレクタ42は、リファレンス周波数Frefに同期して、乗算器40からの発振器制御値OTW1〜OTWnを出力する。
発振周波数信号生成部153は、複数の発振器(一のディジタル制御発振器)50−1〜発振器(他のディジタル制御発振器)50−nで構成されている。
位相データ出力部154は、複数の位相データ出力部100−1〜100nと、入力セレクタ(位相データ切替部)14を有している。位相データ出力部100−1〜100−nは、図1に示した位相データ出力部154に相当し、カウント値と位相差との加算値である位相データを出力する。入力セレクタ14は、セレクト値1〜nに対応する位相データを切り替えて、所望の位相データを加算器20に出力する。
図3は、各入力セレクタの動作を説明するための図であり、入力される信号が3系統の例を示している。各入力セレクタは、セレクト値1〜nに対応する信号Zを出力する。例えば、セレクト値が「1」の場合、入力ノード「A」の値「A1」が出力される。
図4は、出力セレクタの動作を説明するための図である。各出力セレクタは、リファレンス周波数FrefがHのときに、セレクト値1〜nに対応する出力ノードZ1〜Z3の値を更新するデータ保持機能である。例えば、リファレンス周波数FrefがH且つセレクト値が「1」になった場合、に対応する出力ノード「Z1」の値は、入力信号AのデータN1に更新され、保持される。
以下、図2の半導体集積回路200の動作を説明する。積分処理部150において、積分器10−1〜10−nで積分された周波数設定データFcw1〜Fcwnの各積分値は、入力セレクタ11で時分割され加算器20に出力される。
位相データ出力部154において、位相データ出力部100−1〜100−nからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
加算器20において、位相データから積分値を減算して得られた差分値は、フィルタ部151に出力される。
位相データ出力部154において、位相データ出力部100−1〜100−nからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
加算器20において、位相データから積分値を減算して得られた差分値は、フィルタ部151に出力される。
フィルタ部151において、差分値は、フィルタリングされ規格化制御値NTWとしてゲイン調整部152に出力される。
ゲイン調整部152において、規格化制御値NTWは、入力セレクタ13からの係数が乗算され、発振器制御値OTW1〜OTWnとして発振器50−1〜50−nに振り分けられる。発振器50−1〜50−nは、互いに相関のない発振周波数Fc1〜Fcnを出力する。
ゲイン調整部152において、規格化制御値NTWは、入力セレクタ13からの係数が乗算され、発振器制御値OTW1〜OTWnとして発振器50−1〜50−nに振り分けられる。発振器50−1〜50−nは、互いに相関のない発振周波数Fc1〜Fcnを出力する。
このように、本発明の半導体集積回路200は、複数系統のADPLLにおいて、フィルタ部151およびゲイン調整部152を共通化し、出力のタイミングを制御することにより互いに相関のない複数の発振周波数Fc1〜Fcnを出力可能である。
図5は、リタイミング部を含む半導体集積回路の構成図であり、図6は、リタイミング部の構成図である。以下、図2の半導体集積回路200と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
図5の半導体集積回路201は、積分処理部150と、加算器20と、フィルタ部151と、ゲイン調整部152と、発振周波数信号生成部153と、位相データ出力部154と、セレクタカウンタ130を有している。図5の発振周波数信号生成部153は、図6のリタイミング部44を複数有している。各リタイミング部44−1〜44−nは、リファレンス周波数Frefを発振周波数Fc1〜Fcnに同期させて、発振器50−1〜50−nに入力される発振器制御値OTW1〜OTWnのタイミングを調整する。
図6のリタイミング部44は、図2の各リタイミング部44−1〜44−nと同等であり、FF73およびFF74を有している。FF73は、データ端子Dにリファレンス周波数Frefが入力され、クロック端子に発振周波数Fcが入力され、出力端子Qから発振周波数Fcに同期したクロック信号が出力される。FF74は、データ端子Dに乗算器40からの発振器制御値OTWが入力され、クロック端子にFF73からのクロック信号が入力され、出力端子Qからクロック信号に同期した信号(リタイミングOTW)が出力される。リタイミング部44は、リファレンス周波数Frefを発振周波数Fcに同期させて、発振器50に入力される発振器制御値OTWのタイミングを調整する。
以下、図5の半導体集積回路201の動作を説明する。積分処理部150において、積分器10−1〜10−nで積分された周波数設定データFcw1〜Fcwnの各積分値は、入力セレクタ11で時分割され加算器20に出力される。
位相データ出力部154において、位相データ出力部100−1〜100−nからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
加算器20において、位相データから積分値を減算して得られた差分値は、フィルタ部151に出力される。
位相データ出力部154において、位相データ出力部100−1〜100−nからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
加算器20において、位相データから積分値を減算して得られた差分値は、フィルタ部151に出力される。
フィルタ部151において、差分値は、フィルタリングされて規格化制御値NTWとしてゲイン調整部152に出力される。
ゲイン調整部152において、規格化制御値NTWは、入力セレクタ13からの係数が乗算され、発振器制御値OTW1〜OTWnとしてリタイミング部44−1〜44−nに振り分けられる。
発振周波数信号生成部153において、発振器制御値OTW1〜OTWnは、リタイミング部44−1〜44−nによって調整される。発振器50−1〜50−nは、互いに相関のない発振周波数Fc1〜Fcnを出力する。
ゲイン調整部152において、規格化制御値NTWは、入力セレクタ13からの係数が乗算され、発振器制御値OTW1〜OTWnとしてリタイミング部44−1〜44−nに振り分けられる。
発振周波数信号生成部153において、発振器制御値OTW1〜OTWnは、リタイミング部44−1〜44−nによって調整される。発振器50−1〜50−nは、互いに相関のない発振周波数Fc1〜Fcnを出力する。
このように、図5の半導体集積回路201は、複数系統のADPLLにおいて、フィルタ部151およびゲイン調整部152を共通化し、出力のタイミングを制御することにより互いに相関のない複数の発振周波数Fc1〜Fcnを出力可能である。また、半導体集積回路201は、リタイミング部44−1〜44−nを有することにより、発振器50−1〜50−nに入力される発振器制御値OTW1〜OTWnのタイミングを調整することができる。その結果、互いに相関のない複数の発振周波数Fc1〜Fcnを精度よく出力することが可能である。
図7は、図5のクロック系のリタイミングを制御する半導体集積回路の構成図である。以下、図5の半導体集積回路201と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
図7の半導体集積回路202は、積分処理部150と、加算器20と、フィルタ部151と、ゲイン調整部152と、発振周波数信号生成部153と、位相データ出力部154と、セレクタカウンタ130と、入力セレクタ15と、FF71を有している。図5の半導体集積回路201と異なる点は、入力セレクタ15およびFF71が追加され、このFF71からの出力が、セレクタカウンタ130、フィルタ部151、およびゲイン調整部152に入力されている点である。
入力セレクタ15は、セレクト値1〜nに対応する発振信号を切り替えてFF71に出力する。FF71は、データ端子Dにリファレンス周波数Frefが入力され、クロック端子に入力セレクタ15からの信号が入力され、入力セレクタ15からの信号に同期したリファレンス周波数Frefが出力端子Qから出力される。FF71の出力は、セレクタカウンタ130と、出力セレクタ43と、出力セレクタ42に入力される。このように、入力セレクタ15からの信号でリファレンス周波数Frefをリタイミングすることで、セレクタカウンタ130、出力セレクタ43、および出力セレクタ42に入力されるリファレンス周波数Frefのタイミングを調整することができる。
以下、図7の半導体集積回路202の動作を説明する。積分処理部150において、積分器10−1〜10−nで積分された周波数設定データFcw1〜Fcwnの各積分値は、FF71からのリファレンス周波数Frefに同期して時分割され、加算器20に出力される。
位相データ出力部154において、位相データ出力部100−1〜100−nからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
位相データ出力部154において、位相データ出力部100−1〜100−nからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
加算器20において、位相データから積分値を減算して得られた差分値は、フィルタ部151に出力される。フィルタ部151において、差分値は、フィルタリングされて規格化制御値NTWとしてゲイン調整部152に出力される。
ゲイン調整部152において、規格化制御値NTWは、入力セレクタ13からの係数が乗算され、発振器制御値OTW1〜OTWnとして発振器50−1〜50−nに振り分けられる。発振器50−1〜50−nは、発振器制御値OTW1〜OTWnによって、互いに相関のない発振周波数Fc1〜Fcnを出力する。
ゲイン調整部152において、規格化制御値NTWは、入力セレクタ13からの係数が乗算され、発振器制御値OTW1〜OTWnとして発振器50−1〜50−nに振り分けられる。発振器50−1〜50−nは、発振器制御値OTW1〜OTWnによって、互いに相関のない発振周波数Fc1〜Fcnを出力する。
このように、図7の半導体集積回路202は、複数系統のADPLLにおいて、フィルタ部151およびゲイン調整部152を共通化し、出力のタイミングを制御することにより互いに相関のない複数の発振周波数Fc1〜Fcnを出力可能である。また、半導体集積回路202は、入力セレクタ15からの信号でリファレンス周波数FrefをリタイミングするFF71を有するので、セレクタカウンタ130、出力セレクタ43、および出力セレクタ42に入力されるリファレンス周波数Frefのタイミングを調整することができる。その結果、互いに相関のない複数の発振周波数Fcを精度よく出力することが可能である。
なお、半導体集積回路202は、リタイミング部44が省略されているが、図5の半導体集積回路201のようにリタイミング部44を含む構成であってもよい。従って、発振器50−1〜50−nに入力される発振器制御値OTW1〜OTWnのタイミングを精度よく調整することができる。その結果、互いに相関のない複数の発振周波数Fc1〜Fcnを、より精度よく出力することが可能である。
図8は、図7の半導体集積回路のゲイン調整が不要な場合の構成図である。以下、図7の半導体集積回路202と同一部分には同一符号を付してその説明を省略する。
以下、図8の半導体集積回路203の動作を説明する。積分処理部150において、積分器10−1〜10−nで積分された周波数設定データFcw1〜Fcwnの各積分値は、FF71からのリファレンス周波数Frefに同期して時分割され、加算器20に出力される。
位相データ出力部154において、位相データ出力部100−1〜100−nからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
位相データ出力部154において、位相データ出力部100−1〜100−nからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
加算器20において、位相データから積分値を減算して得られた差分値は、フィルタ部151に出力される。フィルタ部151において、差分値は、フィルタリングされて規格化制御値NTWとしてゲイン調整部152に出力される。
ゲイン調整部152において、規格化制御値NTWは、所定の係数が乗算され、発振器制御値OTW1〜OTWnとして発振器50−1〜50−nに振り分けられる。発振器50−1〜50−nは、発振器制御値OTW1〜OTWnによって、互いに相関のない発振周波数Fc1〜Fcnを出力する。
ゲイン調整部152において、規格化制御値NTWは、所定の係数が乗算され、発振器制御値OTW1〜OTWnとして発振器50−1〜50−nに振り分けられる。発振器50−1〜50−nは、発振器制御値OTW1〜OTWnによって、互いに相関のない発振周波数Fc1〜Fcnを出力する。
このように、図8の半導体集積回路203は、複数系統のADPLLにおいて、フィルタ部151およびゲイン調整部152を共通化し、出力のタイミングを制御することにより互いに相関のない複数の発振周波数Fc1〜Fcnを出力可能である。また、半導体集積回路203は、入力セレクタ15からの信号でリファレンス周波数FrefをリタイミングするFF71を有するので、セレクタカウンタ130、出力セレクタ43、および出力セレクタ42に入力されるリファレンス周波数Frefのタイミングを調整することができる。その結果、互いに相関のない複数の発振周波数Fcを精度よく出力することが可能である。また、半導体集積回路203は、ゲイン調整が不要なので、乗算器40のゲインを調整するための演算処理が軽減され、その結果、発振周波数Fcを高めることが可能である。
なお、半導体集積回路203は、リタイミング部44が省略されているが、図5の半導体集積回路201と同様に、リタイミング部44を含む構成であってもよい。このように構成すれば、発振器50−1〜50−nに入力される発振器制御値OTW1〜OTWnのタイミングを精度よく調整することができる。その結果、互いに相関のない複数の発振周波数Fc1〜Fcnを、精度よく出力することが可能である。
以上に説明したように、第1の実施の形態にかかる半導体集積回路200〜203は、TDC60と重複する演算部とを共通化することで、基本となるADPLLを用いて複数の発振器50からの位相データを時分割処理するようにしたので、半導体集積回路の面積の増大を最小限に抑えつつ、複数の相関のない出力周波数を得ることが可能である。
(第2の実施の形態)
図9は、本発明の第2の実施の形態にかかる半導体集積回路の構成図である。図9の半導体集積回路206は、2系統のADPLLにおける位相データ出力部のTDCを共通化したものである。図9の半導体集積回路206は、積分処理部150と、加算器20と、フィルタ部151と、ゲイン調整部152と、発振周波数信号生成部153と、位相データ出力部100とを有して構成されている。
図9は、本発明の第2の実施の形態にかかる半導体集積回路の構成図である。図9の半導体集積回路206は、2系統のADPLLにおける位相データ出力部のTDCを共通化したものである。図9の半導体集積回路206は、積分処理部150と、加算器20と、フィルタ部151と、ゲイン調整部152と、発振周波数信号生成部153と、位相データ出力部100とを有して構成されている。
発振周波数信号生成部153は、発振器制御値OTW1(第1の発振器制御値)によって第1の発振信号の発振周波数Fc1が制御される発振器50a(第1のディジタル制御発振器)と、発振器制御値OTW2(第2の発振器制御値)によって第2の発振信号の発振周波数Fc1が制御される発振器50b(第2のディジタル制御発振器)と、を有する。
フィルタ部151は、第1の位相データと第1の積分値との差分値をリファレンス周波数Frefに同期してフィルタリングすると共に、第2の位相データと第2の積分値との差分値をリファレンス周波数Frefに同期してフィルタリングする。
ゲイン調整部152は、乗算器40と、入力セレクタ13と、FF75a、75bを有し、フィルタ部151からの出力信号に第1の係数を乗算した値を発振器制御値OTW1として発振器50aに出力すると共に、フィルタ部151からの出力信号に第2の係数を乗算した値を発振器制御値OTW2として発振器50bに出力する。
位相データ出力部100は、第1の処理部155と、第2の処理部156と、加算器(第2の乗算器)90を有し、第1の発振信号の波数をカウントした第1のカウント値CPI1と、第2の発振信号の波数をカウントした第2のカウント値CPI2と、第1の発振信号および第2の発振信号の発振信号に基づく第3の発振周波数Fcとリファレンス周波数Frefとの位相差と、の加算値である位相データを出力する。
半導体集積回路206は、発振器50a、50bからの発振周波数Fc1、Fc2に対して、TDC60が共通化されている。
第1の処理部155において、FF73は、リファレンス周波数Frefに基づいて、第1の基準信号D2CKXをNOT回路140に出力する。NOT回路140の出力である第2の基準信号D2CKは、FF74のデータ端子Dに入力される。FF74のクロック端子には、NOT回路141で反転されたリファレンス周波数Frefが入力される。FF74は、反転されたリファレンス周波数Frefに基づいて、第3の基準信号D2CKNを出力する。
AND回路142には、発振周波数Fc1と第3の基準信号D2CKNとが入力される。AND回路143には、発振周波数Fc2が入力されるとともに、第3の基準信号D2CKNが反転入力される。AND回路142、143の出力は、OR回路144に入力され、OR回路144は、何れかを発振周波数FcとしてTDC60に出力する。
TDC60は、リファレンス周波数Frefと、OR回路144からの発振周波数Fcと、の位相差ΔΦを信号CPFとして出力する。
第2の処理部156は、カウンタ80a(第1のカウンタ)と、カウンタ80b(第2のカウンタ)と、FF70aと、FF70bと、入力セレクタ(カウント値切替部)16と、を有して構成されている。FF70aは、データ端子DにFF73からの第1の基準信号D2CKXが入力され、クロック端子にFc1が入力され、出力端子QからFc1に同期しリファレンス信号が出力される。カウンタ80aは、発振周波数Fc1の波数をカウントし、FF70aからのリファレンス信号に同期して第1のカウント値CPI1を出力する。
FF70bは、データ端子DにNOT回路140からの第2の基準信号D2CKが入力され、クロック端子に発振周波数Fc2が入力され、出力端子Qから発振周波数Fc2に同期しリファレンス信号が出力される。カウンタ80bは、発振周波数Fc2の波数をカウントし、FF70bからのリファレンス信号に同期して第2のカウント値CPI2を出力する。
入力セレクタ16は、セレクト値(第2の基準信号D2CK)に対応し、第1のカウント値CPI1または第2のカウント値CPI2に切り替えて、時分割されたカウント値を加算器90に出力する。加算器90は、入力セレクタ16からのカウント値と、TDC60からの位相差とを加算した位相データを出力する。
ゲイン調整部152において、FF75aは、データ端子Dに乗算器40からの出力が入力され、クロック端子に第2の基準信号D2CKが入力され、出力端子WからD2CKに同期した発振器制御値OTW1が出力される。
FF75bは、データ端子Dに乗算器40からの出力が入力され、クロック端子に第1の基準信号D2CKXが入力され、出力端子QからD2CKXに同期した発振器制御値OTW2が出力される。
図10は、図9のADPLLのタイミングチャートである。以下、図10を用いて図9の半導体集積回路206の動作を説明する。積分処理部150において、周波数設定データFcw1(第1の発振器制御値)を第1の基準信号D2CKXで同期して得られた積分値と、周波数設定データFcw2(第2の発振器制御値)を第2の基準信号D2CKで同期して得られた積分値は、入力セレクタによって時分割され、加算器20に出力される。
第1の処理部155において、図10に示すように、リファレンス周波数FrefがH、FF141の出力がL、FF73の出力D2CKXがL、NOT回路140の出力D2CKがHであるときに、リファレンス周波数FrefがLに変化すると、FF74の出力D2CKNがHとなるため、OR回路144からの発振周波数は、Fc1となる。また、リファレンス周波数FrefがH、FF141の出力がL、FF73の出力D2CKXがH、NOT回路140の出力D2CKがLであるときに、リファレンス周波数FrefがLに変化すると、FF74の出力D2CKNがLとなるため、OR回路144からの発振周波数は、Fc2となる。
第2の処理部156において、カウンタ80aによってD2CKXの周期で第1のカウント値CPI1−1〜CPI1−4が出力され、カウンタ80bによってD2CKの周期で第2のカウント値CPI2−1〜CPI2−4が出力される。第1のカウント値CPI1および第2のカウント値CPI2は、入力セレクタ16によって、第1の処理部155からのセレクト値(第2の基準信号D2CK)に応じて加算器90に出力される。
入力セレクタ15からのカウント値は、加算器90によって位相差ΔΦと加算され位相データとして加算器20に出力される。
加算器20において、位相データから積分値を減算して得られた差分値は、フィルタ部151に出力される。
フィルタ部151において、差分値は、フィルタリングされて規格化制御値NTWとしてゲイン調整部152に出力される。
加算器20において、位相データから積分値を減算して得られた差分値は、フィルタ部151に出力される。
フィルタ部151において、差分値は、フィルタリングされて規格化制御値NTWとしてゲイン調整部152に出力される。
ゲイン調整部152において、規格化制御値NTWは、入力セレクタ13からの係数が乗算されFF75aおよびFF75bに振り分けられる。規格化制御値NTWは、FF75aによって、D2CKに同期した発振器制御値OTW1として発振器50aに出力される。また、規格化制御値NTWは、FF75bによって、D2CKXに同期した発振器制御値OTW2として発振器50bに出力される。発振器50a、50bは、相関のない発振周波数Fc1、Fc2を出力する。
このように、図9の半導体集積回路206は、フィルタ部151と、ゲイン調整部152と、TDC60とが共通化され、相関のない発振周波数Fc1、Fc2を出力可能である。TDC60が共通化されているため、半導体集積回路204および半導体集積回路205に比べて、更なる小型化を実現可能である。
(第3の実施の形態)
第3の実施の形態にかかる半導体集積回路207は、2系統のADPLLを形成し、一方の系は変調動作を行い、他方の系は一定周波数を出力するように構成されている。以下、第1の実施の形態および第2の実施の形態にかかる半導体集積回路200〜206と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
第3の実施の形態にかかる半導体集積回路207は、2系統のADPLLを形成し、一方の系は変調動作を行い、他方の系は一定周波数を出力するように構成されている。以下、第1の実施の形態および第2の実施の形態にかかる半導体集積回路200〜206と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
図11は、本発明の第3の実施の形態にかかる半導体集積回路の構成図である。図11の半導体集積回路207は、乗算器90と、加算器20、23、24と、積分処理部150と、フィルタ部151と、ゲイン調整部152と、発振周波数信号生成部153と、位相データ出力部154と、セレクタカウンタ130を有している。半導体集積回路207は、発振周波数Fc1、Fc2を出力可能に構成され、乗算器90と、加算器23と、加算器24とが追加されている。
位相データ出力部154は、第1の発振信号の波数をカウントしたカウント値と、第1の発信信号の発振周波数Fc1とリファレンス周波数Fref(基準周波数)との位相差と、の加算値である第1の位相データを出力するとともに、第2の発振信号の波数をカウントしたカウント値と、第2の発振信号の発振周波数Fc2とリファレンス周波数Fref(基準周波数)との位相差と、の加算値である第2の位相データを出力する。
積分処理部150は、リファレンス周波数Frefに同期して加算器23からの出力の第1の積分値を出力する積分器10aと、リファレンス周波数Frefに同期して第2の周波数設定データFcw2の第2の積分値を出力する積分器10bと、を有する。
乗算器90は、変調周波数データ(Fmod/Fref)に、所定の係数を乗算した値を出力する。加算器23は、例えば、周波数設定データFcw1に変調周波数データを加算した値を積分器10aに出力する。加算器24は、ループフィルタ30の出力に乗算器90からの出力を加算し、ゲイン調整部152に出力する。
以下、図11の半導体集積回路207の動作を説明する。積分処理部150において、積分器10a、10bで積分された積分値は、リファレンス周波数Frefに同期して時分割され、加算器20に出力される。
位相データ出力部154において、位相データ出力部100a、100bからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
位相データ出力部154において、位相データ出力部100a、100bからの各位相データは、入力セレクタ14で時分割され加算器20に出力される。
加算器20において、位相データから積分値を減算して得られた差分値は、フィルタ部151に出力される。フィルタ部151において、差分値は、フィルタリングされて規格化制御値NTWとして加算器24に出力される。
加算器24において、ループフィルタ30の出力に乗算器90からの出力が加算され、ゲイン調整部152に出力される。
加算器24において、ループフィルタ30の出力に乗算器90からの出力が加算され、ゲイン調整部152に出力される。
ゲイン調整部152において、規格化制御値NTWは、所定の係数が乗算され、出力セレクタ42によって発振器制御値OTW1、OTW2としてリタイミング部44a、44bに振り分けられる。
発振周波数信号生成部153において、発振器制御値OTW1、OTW2は、リタイミング部44a、44bによって調整され、発振器50a、50bは、互いに相関のない発振周波数Fc1〜Fcnを出力する。
なお、本実施の形態では、加算器23、加算器24、および乗算器90を、位相データ出力部を2つ備えた半導体集積回路に適用した場合の構成例であるが、これに限定されるものではなく、図9の半導体集積回路206に、加算器23、加算器24、および乗算器90を適用することも可能である。
以上に説明したように、本実施の形態にかかる半導体集積回路207は、2系統のADPLLにおいて、フィルタ部151およびゲイン調整部152を共通化し、乗算器90、加算器23、および加算器24を有するように構成されているため、一方の系(例えば、発振器50aのループ)では周波数変調動作し、他方の系(例えば、発振器50bのループ)からは一定周波数を出力することが可能である。その結果、異なる系を備えるようにしたので、第2の実施の形態の効果に加えて、一方の系を周波数変調しつつ他方の系を一定周波数で発振することが可能となる。
10、81 積分器、11 入力セレクタ(積分値切替部)、13 入力セレクタ(係数切替部)、14 入力セレクタ(位相データ切替部)、15 入力セレクタ、16 入力セレクタ(カウント値切替部)、20、21、23、24 加算器、30 ループフィルタ、31 演算部、40 乗算器(第1の乗算器)、42 出力セレクタ(制御値分離部)、43 出力セレクタ(制御値分離部)、44 リタイミング部(発振器制御値調整部)、50 ディジタル制御発振器、60 TDC、70、71、73、74、75 フリップフロップ、80 カウンタ、90 乗算器(第2の乗算器)、100 位相データ出力部、130 セレクタカウンタ、140、141 NOT回路、142、143 AND回路、144 OR回路、150 積分処理部、151 フィルタ部、152 ゲイン調整部、153 発振周波数信号生成部、154 位相データ出力部、155 第1の処理部、156 第2の処理部、190 ADPLL、200、201、202、203、204、205、206、207 半導体集積回路、D2CKX 第1の基準信号、D2CK 第2の基準信号、D2CKN 第3の基準信号、Fc 発振周波数、Fcw 周波数設定データ、Fref リファレンス周波数(基準周波数)、NTW 規格化制御値、OTW 発振器制御値
Claims (5)
- 発振器制御値によって発振信号の発振周波数が制御される複数のディジタル制御発振器を有する発振周波数信号生成部と、
前記各発振信号の波数をカウントしたカウント値と、前記各発振信号の発振周波数と基準周波数との位相差と、の加算値である複数の位相データを出力する位相データ出力部と、
前記基準周波数に同期して、前記各ディジタル制御発振器の周波数設定データの積分値を出力する積分処理部と、
前記位相データ出力部からの位相データと、前記積分処理部からの積分値と、の差分値を前記基準周波数に同期してフィルタリングするフィルタ部と、
前記フィルタ部からの出力信号に所定の係数を乗算した値を前記発振器制御値として、前記基準周波数に同期して前記発振周波数信号生成部に出力するゲイン調整部と、
を備えたことを特徴とする半導体集積回路。 - 前記発振周波数信号生成部は、前記各ディジタル制御発振器からフィードバックされた発振周波数を前記基準周波数に同期させることによって、前記ゲイン調整部からの前記発振器制御値のタイミングを調整する発振器制御値調整部を備えたことを特徴とする請求項1に記載の半導体集積回路。
- 第1の発振器制御値によって第1の発振信号の発振周波数が制御される第1のディジタル制御発振器と、第2の発振器制御値によって第2の発振信号の発振周波数が制御される第2のディジタル制御発振器とを有する発振周波数信号生成部と、
前記第1または第2の発振信号の波数をカウントしたカウント値と、前記第1または第2の発振信号の発振周波数と基準周波数との位相差と、の加算値である第1および第2の位相データを出力する位相データ出力部と、
前記基準周波数に同期して、第1および第2の周波数設定データの第1および第2の積分値を出力する積分処理部と、
前記第1または第2の位相データと、前記第1または第2の積分値と、の差分値を前記基準周波数に同期してフィルタリングするフィルタ部と、
前記フィルタ部からの出力信号に第1および第2の係数を乗算した値を前記第1および第2の発振器制御値として前記第1および第2のディジタル制御発振器に出力するゲイン調整部と、
を備えたことを特徴とする半導体集積回路。 - 前記発振周波数信号生成部は、前記各ディジタル制御発振器からフィードバックされた発振周波数を前記基準周波数に同期させることによって、前記ゲイン調整部からの前記発振器制御値のタイミングを調整する発振器制御値調整部を備えたことを特徴とする請求項3に記載の半導体集積回路。
- 第1の発振器制御値によって第1の発振信号の発振周波数が制御される第1のディジタル制御発振器と、第2の発振器制御値によって第2の発振信号の発振周波数が制御される第2のディジタル制御発振器とを有する発振周波数信号生成部と、
前記第1または第2の発振信号の波数をカウントした第1または第2のカウント値と、前記第1および第2の発振信号に基づく第3の発振周波数と基準周波数との位相差と、の加算値である位相データを出力する位相データ出力部と、
前記基準周波数に同期して、第1および第2の周波数設定データの第1および第2の積分値を出力する積分処理部と、
前記第1または第2の位相データと、前記第1または第2の積分値と、の差分値を前記基準周波数に同期してフィルタリングするフィルタ部と、
前記フィルタ部からの出力信号に第1および第2の係数を乗算した値を前記第1および第2の発振器制御値として前記第1および第2のディジタル制御発振器に出力するゲイン調整部と、
を備えたことを特徴とする半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010049517A JP2011188114A (ja) | 2010-03-05 | 2010-03-05 | 半導体集積回路 |
US12/833,634 US8274337B2 (en) | 2010-03-05 | 2010-07-09 | Digital phase locked loop |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010049517A JP2011188114A (ja) | 2010-03-05 | 2010-03-05 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011188114A true JP2011188114A (ja) | 2011-09-22 |
Family
ID=44530827
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010049517A Pending JP2011188114A (ja) | 2010-03-05 | 2010-03-05 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8274337B2 (ja) |
JP (1) | JP2011188114A (ja) |
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2010
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US20110215872A1 (en) | 2011-09-08 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120215 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120426 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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