JP2009081690A - クロック生成回路 - Google Patents
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Abstract
【課題】大きなジッタや周波数オフセットを有する時刻情報が入力された場合でも、ジッタに追従して安定したシステムクロックを、優れたノイズ特性の回路により生成する。
【解決手段】周波数調整範囲が広い1個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる3個のVCXO12〜14を備え、その内で入力PCRの周波数帯に応じて、クロック切替部15と制御部16とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択する。これにより、大きなジッタや周波数オフセットを有するPCRが入力された場合でも、PCRジッタに追従して安定したシステムクロックを生成することができる。VCXO12〜14は、全体としては広い周波数調整範囲を持っていながら、その広い周波数調整範囲を持つ1個のVCXOに比べて発振出力のノイズ特性を優れたものにできる。
【選択図】図1
【解決手段】周波数調整範囲が広い1個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる3個のVCXO12〜14を備え、その内で入力PCRの周波数帯に応じて、クロック切替部15と制御部16とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択する。これにより、大きなジッタや周波数オフセットを有するPCRが入力された場合でも、PCRジッタに追従して安定したシステムクロックを生成することができる。VCXO12〜14は、全体としては広い周波数調整範囲を持っていながら、その広い周波数調整範囲を持つ1個のVCXOに比べて発振出力のノイズ特性を優れたものにできる。
【選択図】図1
Description
本発明はクロック生成回路に係り、特にMPEG(Moving Picture Experts Group)トランスポートストリームなどのデータストリームに同期するシステムクロックを生成するクロック生成回路に関する。
ディジタル放送では、映像や音楽などがMPEGなどの技術によって圧縮符号化されて衛星通信網などによって放送される。また、D−VHS(登録商標)規格のディジタルVTRや、Blu−Ray規格の光ディスク装置などでアナログコンテンツを記録する場合にも同様に、MPEGなどの技術によって記録媒体に映像や音声が記録され、ダビング時にはIEEE1394などのシリアルインタフェースや、LAN(Local Area Network)などの通信によって記録データが送信される。
ディジタル放送の受信側では、受信した符号化ビットストリーム(MPEG2−TS)をリアルタイムで復号し、更に適宜アナログ信号に変換してモニタ出力装置に出力することによって、視聴者は映像や音声を視聴することができる。勿論、受信側が記録機能を持っている場合には同時に記録することができる。
また、ディジタル放送受信機には、受信したMPEG2−TSに含まれるPCR(Program Clock Reference)などの基準時刻情報に同期した、例えば27MHzのクロックを発生するシステムクロック生成装置が実装される(例えば、特許文献1参照)。この特許文献1では、PCRの値とシステムクロックのカウンタSTCの値とを比較して、送信側クロックに同期したシステムクロックを受信側のPLL(Phase Locked Loop)回路で生成する方法などが詳細に説明されている。安定したシステムクロックを提供することが、特許文献1記載の発明の目的である。
このように送信側と受信側のクロックを同期させることによって、符号化データを復号するとき、符号化データを一時記憶するバッファのオーバーフローやアンダーフローを生じることなく、符号化データを復号することができる。また長時間の受信時においても、映像や音声の乱れを生じることなく、映像や音声を視聴することができる。
また、ディジタル放送受信時に、受信したデータストリーム中のPCRに同期した同期クロックをPLL回路で生成し、固定クロックを発振器で生成し、それらの一方を選択してシステムクロックとして出力するクロック切替部を備えたクロック生成回路も従来開示されている(例えば、特許文献2参照)。
ところで、なぜ、特許文献1、2に示されるようなPLL回路の引き込みの最適化や、MPEG2−TS送信時のクロックの安定化が求められるのか。その最大の理由は、システムクロックにとって、ジッタ(時間軸変動)は厳禁だからである。システムクロックのジッタは、メモリの動作を不安定にし、映像や音声の品質劣化を引き起こす原因となり得る。よって、一般に、発振器にはジッタの少ない水晶振動子を用いた電圧制御型水晶発振器(VCXO)が採用される。
特許文献1、2に代表される従来のクロック生成回路は、総じてディジタル放送の受信という安定したPCRを持つディジタル信号に対応したものである。ところが、記録機能を持つ機器におけるMPEG2−TSのPCRジッタは、ダビングを繰り返すことによって、MPEG規格で受信機側に求められる±30ppmという周波数範囲を大きく外れて際限なく劣化する。
上記の従来のクロック生成回路で用いられるVCXOは、周波数可変範囲は小さいため、ダビング時に発生するPCRジッタが大きいと、これに追従することができない。つまり、送信側のシステムクロックの周波数に同期したシステムクロックを発振生成できない。これは、致命的である。
前記PCRジッタに対応すべく、VCXOの周波数可変範囲を広げると、外来ノイズや周波数温度変動、電源電圧変動の影響などにより、発振出力のノイズ特性が劣化する。また、VCXOの周波数可変範囲を広げるためには、水晶振動子のサイズを大きくする必要があるが、27MHzでの発振には水晶片の厚みを薄くする必要があるため、現実には限度がある。
本発明は以上の点に鑑みなされたもので、入力信号に大きなジッタや周波数オフセットがある場合にも、入力信号に追従することのできる広い周波数可変範囲を持つと共に、ノイズ特性の優れたクロック生成回路を提供することを目的とする。
本発明は上記の目的を達成するため、第1の発明は、データストリーム中に含まれる所定周波数の時刻基準情報に同期したクロックを生成するクロック生成回路において、時刻情報と出力するクロックとの位相比較を行い、位相差に応じたレベルの位相誤差信号を出力する位相比較手段と、位相比較手段から出力された位相誤差信号が制御信号としてそれぞれ同時に入力され、その入力制御信号に応じて周波数調整範囲内の周波数でそれぞれ発振する、周波数調整範囲の大部分が互いに異なる複数の可変周波数発振手段と、位相比較手段からの位相誤差信号に基づいて、複数の可変周波数発振手段からそれぞれ並列に出力された複数の発振周波数信号のうち、一の発振周波数信号をクロックとして選択して位相比較手段に帰還入力すると共に外部に出力させる選択手段とを有することを特徴とする。
この発明では、周波数調整範囲(可変周波数範囲)が比較的狭く、かつ、互いに異なる複数個の可変周波数発振手段の中から、入力時刻情報の周波数帯に応じて周波数調整範囲が最適なものを適応的に選択することで、大きなジッタや周波数オフセットを有する時刻情報が入力された場合でも、ジッタに追従して安定したシステムクロックを生成することができる。また、この発明では、周波数調整範囲の大部分が互いに異なる複数の可変周波数発振手段のうち一の可変周波数発振手段からの発振周波数信号を選択するようにしたため、複数の可変周波数発振手段の各周波数調整範囲をそれぞれ最小限度に設定することによって、全体としては広い周波数調整範囲を得ることができる。
また、上記の目的を達成するため、第2の発明は、互いに異なるN個(Nは2以上の自然数)の信号源からそれぞれ出力されたN個のデータストリーム中に含まれる所定周波数の時刻基準情報に別々に同期したN個のクロックを生成するクロック生成回路であって、N個のデータストリームの各データストリーム毎に、そのデータストリームに含まれる時刻情報と出力するクロックとの位相比較を別々に行い、位相差に応じたレベルの位相誤差信号をそれぞれ出力するN個の位相比較手段と、入力制御信号に応じて周波数調整範囲内の周波数でそれぞれ発振する、周波数調整範囲の大部分が互いに異なり、かつ、周波数調整範囲の一部が重複する、M個(MはN以上の自然数)の可変周波数発振手段と、N個の位相比較手段からの各位相誤差信号に基づいて、M個の可変周波数発振手段のうち、N個の位相比較手段の各入力時刻情報の周波数に対応した周波数を周波数調整範囲にそれぞれ含むN個の可変周波数発振手段に、N個の位相比較手段からの各位相誤差信号を選択して制御信号として供給する選択手段と、選択手段により選択された位相誤差信号が供給されるN個の可変周波数発振手段の出力信号を、その可変周波数発振手段に供給される位相誤差信号を出力するN個の位相比較手段にそれぞれクロックとして帰還入力することにより、N個の位相同期ループ回路を並列に構成する切換手段とを有し、N個のデータストリームの各データストリーム毎に、そのデータストリームに含まれる時刻情報が別々に供給されるN個の位相同期ループ回路により、それぞれ入力時刻情報に位相同期したクロックを生成することを特徴とする。
この発明では、周波数調整範囲(可変周波数範囲)が比較的狭く、かつ、互いに異なるM個の可変周波数発振手段の中から、入力時刻情報の周波数帯に応じて周波数調整範囲が最適なN個の可変周波数発振手段を適応的に選択することで、N個の入力時間基準情報にそれぞれ位相同期したN個のクロックをノイズ少なく生成することができる。
本発明によれば、大きなジッタや周波数オフセットを有する時刻情報が入力された場合でも、ジッタに追従して安定したシステムクロックを生成することができると共に、複数個の可変周波数発振手段全体としては広い周波数調整範囲を持っていながら、その広い周波数調整範囲を持つ1個の可変周波数発振手段に比べて発振出力のノイズ特性を優れたものにできる。
また、本発明によれば、複数の可変周波数発振手段の各々は狭い周波数可変幅であるので、広い周波数調整範囲を持つ1個の可変周波数発振手段に比べて小型の構成にできる。
更に、本発明によれば、大きなジッタや周波数オフセットを有するN個の時刻情報が並列に入力された場合でも、M個の可変周波数発振手段の中から、入力時刻情報の周波数帯に応じて周波数調整範囲が最適なN個の可変周波数発振手段を適応的に選択してN個の位相同期ループ回路を構成することで、N個の入力時刻情報のそれぞれに別々に位相同期したシステムクロックを生成することができる。
次に、本発明の実施の形態について図面を参照して詳細に説明する。
(第1の実施の形態)
図1は、本発明になるクロック生成回路の第1の実施の形態のブロック図を示す。
図1は、本発明になるクロック生成回路の第1の実施の形態のブロック図を示す。
図1に示すように、本実施の形態のクロック生成回路10は、例えばディジタル放送受信機能と記録機能とを持つ機器に設けられ、受信された、あるいは記録媒体から再生されたMPEG2−TSの基準時刻情報PCRが入力され、入力クロックに位相同期した信号を出力する位相比較回路11と、位相比較回路11から制御電圧がそれぞれ供給される3つの電圧制御型水晶発振器(VCXO)12、13及び14と、VCXO12〜14の各出力クロックCK1〜CK3のうち、一のクロックを選択するクロック切替部15と、クロック切替部15に切替動作を行わせるためのクロック切替信号を供給する制御部16とからなり、クロック切替部15から出力されたクロックは位相比較回路11にフィードバックされる。これにより、本実施の形態のクロック生成回路10は、全体としてPLL(Phase Locked Loop:位相同期ループ)回路を構成している。VCXO12〜14は、周知のように、入力制御電圧によって出力発振周波数が可変制御される、水晶振動子を用いた極めて周波数安定度の高い電圧制御発振器であり、可変周波数発振手段の一例である。
次に、本実施の形態の動作について、PCRの分布とVCXOの周波数調整範囲を示す図2を併せ参照して説明する。位相比較回路11は、入力されるPCRとクロック切替部15から供給されるシステムクロック(STC)との位相差を検出して、その位相差に応じたレベルのVCXOの制御電圧VCを生成してVCXO12〜14へそれぞれ出力する。この制御電圧VCは、特定のループゲインを持ってVCXO12〜14の出力発振周波数を制御するための制御電圧である。
第1の発振器であるVCXO12は、位相比較回路11から供給される制御電圧VCに応じて、発振周波数が図2にAで示す周波数調整範囲(例えば、27MHz±100ppm)で変化する特性を示す。また、第2の発振器であるVCXO13は、位相比較回路11から供給される制御電圧VCに応じて、発振周波数が図2にBで示す周波数調整範囲で変化する特性を示す。更に、第3の発振器であるVCXO14は、位相比較回路11から供給される制御電圧VCに応じて、発振周波数が図2にCで示す周波数調整範囲で変化する特性を示す。
ここで、PCRの分布について説明する。図2で示すPCRの分布とは、正確な27MHzによるカウント値に対するPCRジッタ分布である。精度の高い周波数をシステムクロックとしてMPEGエンコードを行うディジタル放送においても、放送局毎に誤差がある。ましてや、民生におけるデータストリームの記録再生機においては、コストを低く抑えるために精度の低い周波数が実際には用いられており、その再生時のPCRの分布は、周波数が片側にシフトしてオフセットを持ったり、温度によるドリフトをしたり、ばらついたりするため、ディジタル放送を受信したときに比べてより大きなジッタを発生する。このPCRジッタは、ダビングを繰り返すたびに際限なく蓄積されるものである。
受信された又は再生されたMPEG2−TSに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR:System Clock Reference)の分布が図2に示すPCR分布aのとき、PCR分布aの周波数帯を含む周波数調整範囲(周波数可変幅)AのVCXO12から出力される第1クロックCK1を、クロック切替部15がシステムクロックSCKとして選択出力するように、制御部16によりクロック切替部15を制御させる。これにより、位相比較回路11にそれぞれ供給されるPCRとシステムクロックSCKとが略同一の周波数で、所定の位相差となるように、全体のPLL回路が正常に位相同期動作を行い、クロック切替部15から入力PCRに位相同期したシステムクロックSCKを出力することができる。
同様に、受信された又は再生されたMPEG2−TSに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)の分布が図2に示すPCR分布bのとき、PCR分布bの周波数帯を含む周波数調整範囲BのVCXO13から出力される第2クロックCK2が位相ロック(同期)するように、制御部16がクロック切替部15から出力されるシステムクロックSCKとして第2クロックCK2をクロック切替部15により選択させる。
また、受信された又は再生されたMPEG2−TSに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)の分布が図2に示すPCR分布cのとき、PCR分布cの周波数帯を含む周波数調整範囲CのVCXO14から出力される第3クロックCK3が位相ロック(同期)するように、制御部16がクロック切替部15から出力されるシステムクロックSCKとして第3クロックCK3をクロック切替部15により選択させる。
ここで、位相比較回路11に入力される受信又は再生されたMPEG2−TSに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)は、本来は27MHzであるので、クロック切替部15は、発振周波数が図2にAで示す周波数調整範囲(ここでは、27MHz±100ppm)の特性を持つVCXO12から出力される第1のクロックCK1をデフォルトで選択するように設定されている。これにより、位相比較回路11に入力されるPCR(又はSCR)が通常のPCR(又はSCR)であれば、クロック生成回路10は正常に位相同期動作を行い、入力PCR(又はSCR)に位相同期したシステムクロックSCKをクロック切替部15から出力することができる。
しかしながら、位相比較回路11に入力されるMPEG2−TSに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)が、ダビングを繰り返して記録された記録媒体からの再生MPEG2−TSに含まれる基準時刻情報としてのPCR(または再生MPEG2−PSに含まれるSCR)である場合には、その周波数が上記の周波数調整範囲Aを逸脱して周波数調整範囲B又はCに存在することがある。
この場合は、上記の第1のクロックCK1を選択しているデフォルトの状態では、本実施の形態のクロック生成回路10は位相同期状態にならないが、入力PCR又はSCRの周波数が周波数調整範囲BとCのどちら側にシフトしているかの情報(例えば、位相誤差電圧値あるいは周波数差の数値)が位相比較回路11から制御部16に供給されるため、制御部16がこの情報に基づいて入力PCR又はSCRの周波数が含まれる周波数調整範囲の第2のクロックCK2又は第3のクロックCK3を選択する。これにより、クロック生成回路10は位相同期状態になる。
このように、本実施の形態によれば、受信又は再生されて入力されるMPEG2−TS毎に変わり得るPCR(又はSCR)に同期したシステムクロックSCKを得る際に、周波数調整範囲が広い1個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる3個のVCXO12〜14を備え、その内で入力PCRの周波数帯に応じて、クロック切替部15と制御部16とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択するようにしたため、前述したように、民生におけるデータストリームの記録再生機において、大きなジッタや周波数オフセットを有するPCRが入力された場合でも、PCRジッタに追従して安定したシステムクロックを生成することができる。
しかも、本実施の形態によれば、VCXO12〜14の各周波数調整範囲をできるだけ狭い周波数可変幅に設定することによって、3個のVCXO12〜14の全体としては広い周波数調整範囲を持っていながら、その広い周波数調整範囲を持つ1個のVCXOに比べて発振出力のノイズ特性を優れたものにできる。更に、本実施の形態によれば、VCXO12〜14の各々は狭い周波数可変幅であるので、広い周波数調整範囲を持つ1個のVCXOに比べて小型の構成にできるため、広い周波数調整範囲を持つ1個のVCXOを用いるよりも小面積での回路実装が可能である。
(第2の実施の形態)
次に、本発明の第2の実施の形態について説明する。
次に、本発明の第2の実施の形態について説明する。
図3は本発明になるクロック生成回路の第2の実施の形態のブロック図を示す。図3に示すように、本実施の形態のクロック生成回路20は、互いに異なる2つの信号源(例えば、チューナと外部機器)から出力されたMPEG2−TSに含まれる時刻基準情報を並列に入力される回路であって、位相比較回路21Aと、ゲイン調整器22Aと、A/D変換器23Aと、低域フィルタ(LPF)24Aと、セレクタ(SEL)25と、VCXO26、27及び28のうちセレクタ25により選択された第1のVCXOと、スイッチ(SW)回路29と、カウンタ30Aとからなる一巡のフィードバックループである第1のPLL回路が構成されると共に、位相比較回路21Bと、ゲイン調整器22Bと、A/D変換器23Bと、低域フィルタ(LPF)24Bと、セレクタ(SEL)25と、VCXO26、27及び28のうちセレクタ25により選択された第2のVCXOと、スイッチ(SW)回路29と、カウンタ30Bとからなる一巡のフィードバックループである第2のPLL回路が構成される。このクロック生成回路は、例えば、2入力(2系統)のMPEG−TSを同時に記録する通称”ダブル録画”の機能を備えた記録再生装置に適用される。
なお、上記の第1のPLL回路中の少なくとも位相比較回路21Aとカウンタ30Aは第1の位相比較手段を構成し、上記の第2のPLL回路中の少なくとも位相比較回路21Bとカウンタ30Bは第2の位相比較手段を構成する。第1、第2の位相比較手段に、ゲイン調整器22A、22BとA/D変換器23A、23Bとを含めてもよい。
ここで、可変周波数発振手段であるVCXO26、27及び28は、同じ制御電圧VCに対して、出力発振周波数が互いに異なる入力制御電圧対出力発振周波数特性を有しており、かつ、出力発振周波数範囲(発振周波数調整範囲)が最小限度に狭く設定されている。ただし、互いの発振周波数調整範囲は図2のA、B、Cに比べて多めにオーバーラップ(重複)されることで、第1及び第2のPLL回路は共に同じような入力周波数の場合に同時に動作できるようにされている。
以上のことを考慮して、例えば、VCXO26の発振周波数調整範囲はn・27MHz+50ppm/−200ppm、VCXO27の発振周波数調整範囲はn・27MHz+100ppm/−100ppm、VCXO28の発振周波数調整範囲はn・27MHz+200ppm/−50ppmにそれぞれ設定されている。ここで、nはカウンタ30A、30Bの分周比であり、任意の正数である。
また、選択手段を構成するセレクタ25は、2入力3出力タイプのマルチプレクサであり、図示しない制御部からの切替信号に基づき、LPF24A及び24Bの各出力信号を選択してVCXO26、27及び28のうち、互いに異なる2つのVCXOに別々に供給する。
更に、切換手段を構成するスイッチ(SW)回路29は、3入力2出力タイプのマルチプレクサであり、図示しない制御部からの切替信号に基づき、VCXO26、27及び28のうち、互いに異なる2つのVCXOから供給される2出力信号の一方を、選択したカウンタ30A(又は30B)を介して位相比較回路21Aに供給させ、2出力信号の他方を、選択したカウンタ30B(又は30A)を介して位相比較回路21Bに供給させる。これにより、上述した第1及び第2のPLL回路は共に同じような入力周波数の場合に、同時に動作できるようにされている。
次に、本実施の形態の動作について説明する。
例えば、チューナにより選局受信されたチャンネルのMPEG2−TSであるTS_AのPCR(又はSCR)が位相比較回路21Aに入力され、ここでカウンタ30Aから供給されるシステムクロックCK_Aと位相比較される。一方、例えば、外部機器(例えば記録再生機器又は外部のチューナ)からのMPEG2−TSであるTS_BのPCR(又はSCR)が位相比較回路21Bに入力され、ここでカウンタ30Bから供給されるシステムクロックCK_Bと位相比較される。
位相比較回路21A、21Bはそれぞれ27MHz又はその近傍周波数の入力PCRと、27MHz又はその近傍周波数のCK_A、CK_Bとを位相比較して得た位相差に応じたレベルの位相誤差電圧を出力し、ゲイン調整器22A、22Bでゲイン調整した後、A/D変換器23A、23Bでディジタル誤差電圧に変換し、更にLPF24A、24Bにより低周波成分を周波数選択してセレクタ25に供給する。
ここで、位相比較回路21Aに入力される受信されたTS_Aに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)は、通常は規定された27MHzであるので、セレクタ25は、発振周波数調整範囲がn・27MHz±100ppmの特性を持つVCXO27にLPF24Aの出力信号を供給するようにデフォルトで設定されており、かつ、SW回路29は、VCXO27の出力信号をカウンタ30Aに供給するようにデフォルトで設定されている。
一方、位相比較回路21Bに入力されるTS_Bに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)の周波数に応じて、セレクタ25はVCXO26及び28のうち、入力周波数に対応した周波数(ここでは入力周波数のn倍の周波数)が発振周波数調整範囲に含まれる方のVCXOにLPF24Bの出力信号を供給するように選択動作を行うと共に、SW回路29は、セレクタ25が選択したVCXOの出力信号をカウンタ30Bに供給するように選択動作する。なお、VCXO26及び28の両方の発振周波数調整範囲に入力信号周波数に対応した周波数が含まれる場合は、27MHzに近い方の発振周波数調整範囲のVCXOの方を選択する。
上記のセレクタ25とSW回路29の選択動作について更に図4と共に説明する。
セレクタ25がLPF24Aの出力信号をVCXO27に供給し、かつ、LPF24Bの出力信号をVCXO28に供給するように選択動作する場合は、図4(C)に示すように、SW回路29はVCXO27の出力信号を図3のカウンタ30Aに供給し、かつ、VCXO28の出力信号を図3のカウンタ30Bに供給するように選択動作する。
これにより、VCXO27の出力信号はカウンタ30Aにより周波数が1/n倍に分周されて略27MHzにされた後位相比較回路21Aに供給され、ここでTS_Aに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)と位相比較されることで、前記第1のPLL回路が構成される。この第1のPLL回路は、TS_Aに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)に位相同期したシステムクロックCK_Aをカウンタ30Aから出力する。
一方、VCXO28の出力信号はカウンタ30Bにより周波数が1/n倍に分周されて略27MHzの近傍周波数にされた後位相比較回路21Bに供給され、ここでTS_Bに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)と位相比較されることで、前記第2のPLL回路が構成される。この第2のPLL回路は、TS_Bに含まれる基準時刻情報としてのPCR(またはMPEG2−PSに含まれるSCR)に位相同期したシステムクロックCK_Bをカウンタ30Bから出力する。
また、セレクタ25がLPF24Aの出力信号をVCXO27に供給し、かつ、LPF24Bの出力信号をVCXO26に供給するように選択動作する場合は、図4(D)に示すように、SW回路29はVCXO27の出力信号をカウンタ30Aに供給し、かつ、VCXO26の出力信号をカウンタ30Bに供給するように選択動作する。
なお、TS_AのPCR(又はSCR)のn倍の周波数がVCXO26の周波数調整範囲内にあり、かつ、TS_BのPCR(又はSCR)のn倍の周波数がVCXO27の周波数調整範囲内にあるときには、図4(A)に示すように、セレクタ25は、LPF24Aの出力信号をVCXO26に供給し、かつ、LPF20Bの出力信号をVCXO27に供給するように選択動作を行い、SW回路29は、VCXO26の出力信号をカウンタ30Aへ供給し、かつ、VCXO27の出力信号をカウンタ30Bへ供給するように選択動作を行う。
また、TS_AのPCR(又はSCR)のn倍の周波数がVCXO26の周波数調整範囲内にあり、かつ、TS_BのPCR(又はSCR)のn倍の周波数がVCXO28の周波数調整範囲内にあるときには、図4(B)に示すように、セレクタ25は、LPF24Aの出力信号をVCXO26に供給し、かつ、LPF20Bの出力信号をVCXO28に供給するように選択動作を行い、SW回路29は、VCXO26の出力信号をカウンタ30Aへ供給し、かつ、VCXO28の出力信号をカウンタ30Bへ供給するように選択動作を行う。
同様に、TS_AのPCR(又はSCR)のn倍の周波数がVCXO28の周波数調整範囲内にある場合には、セレクタ25は図4(E)又は(F)に示すように、LPF24Aの出力信号をVCXO28に供給し、かつ、SW回路29は、VCXO28の出力信号をカウンタ30Aへ供給する。このとき、TS_BのPCR(又はSCR)のn倍の周波数がVCXO27の周波数調整範囲内にある場合には、セレクタ25は図4(E)に示すように、LPF24Bの出力信号をVCXO27に供給し、かつ、SW回路29は、VCXO27の出力信号をカウンタ30Bへ供給し、VCXO26の周波数調整範囲内にある場合には、セレクタ25は図4(F)に示すように、LPF24Bの出力信号をVCXO26に供給し、かつ、SW回路29は、VCXO26の出力信号をカウンタ30Bへ供給する選択動作を行う。以上のセレクタ25とSW回路29の選択動作は、図示しない制御部が位相比較回路21A、21Bからの位相制御電圧に応じて生成した切換信号に基づいて行われる。
このように、本実施の形態によれば、2つのTS_A、TS_Bにそれぞれ含まれる基準時刻情報としてのPCR(又はSCR)の周波数が、ダビングを繰り返して記録された記録媒体からの再生信号などのように、何らかの原因により所定の周波数調整範囲を逸脱しても、2つのPLL回路をそれぞれ最適な周波数調整範囲の2つのVCXOを選択して互いに独立して位相同期動作を行わせることができ、常に入力PCR(又はSCR)に位相同期したシステムクロックCK_A、CK_Bを生成して出力することができる。
なお、図3の実施の形態の上記の説明では、TS_AとTS_Bとがそれぞれ同時に入力されるものとして説明したが、チューナからの信号が無信号であるとき(受信動作を行っていないとき)や、外部機器からTSが出力されないときなどでは、TS_AとTS_Bのどちらか一方のみしか入力されない場合がある。この場合は、TSが入力される方のPLL回路が3つのVCXO26〜28の中から最適なVCXOを選択して、図1の実施の形態と同様の動作を行う。
なお、本発明は以上の実施の形態に限定されるものではなく、例えば、図1、図3ではVCXOを3つ設けるものとして説明したが、2つ以上であればよい。また、図3ではPLL回路を2回路並列に設けているが、3回路以上を並列に設けるようにしてもよい。
10、20 クロック生成回路
11、21A、21B 位相比較回路
12、13、14、26、27、28 電圧制御型水晶発振器(VCXO)
15 クロック切替部
16 制御部
22A、22B ゲイン調整器
23A、23B A/D変換器
24A、24B 低域フィルタ(LPF)
25 セレクタ
29 スイッチ(SW)回路
30A、30B カウンタ
11、21A、21B 位相比較回路
12、13、14、26、27、28 電圧制御型水晶発振器(VCXO)
15 クロック切替部
16 制御部
22A、22B ゲイン調整器
23A、23B A/D変換器
24A、24B 低域フィルタ(LPF)
25 セレクタ
29 スイッチ(SW)回路
30A、30B カウンタ
Claims (2)
- データストリーム中に含まれる所定周波数の時刻基準情報に同期したクロックを生成するクロック生成回路において、
前記時刻情報と出力する前記クロックとの位相比較を行い、位相差に応じたレベルの位相誤差信号を出力する位相比較手段と、
前記位相比較手段から出力された位相誤差信号が制御信号としてそれぞれ同時に入力され、その入力制御信号に応じて周波数調整範囲内の周波数でそれぞれ発振する、前記周波数調整範囲の大部分が互いに異なる複数の可変周波数発振手段と、
前記位相比較手段からの前記位相誤差信号に基づいて、前記複数の可変周波数発振手段からそれぞれ並列に出力された複数の発振周波数信号のうち、一の発振周波数信号を前記クロックとして選択して前記位相比較手段に帰還入力すると共に外部に出力させる選択手段と
を有することを特徴とするクロック生成回路。 - 互いに異なるN個(Nは2以上の自然数)の信号源からそれぞれ出力されたN個のデータストリーム中に含まれる所定周波数の時刻基準情報に別々に同期したN個のクロックを生成するクロック生成回路であって、
前記N個のデータストリームの各データストリーム毎に、そのデータストリームに含まれる前記時刻情報と出力する前記クロックとの位相比較を別々に行い、位相差に応じたレベルの位相誤差信号をそれぞれ出力するN個の位相比較手段と、
入力制御信号に応じて周波数調整範囲内の周波数でそれぞれ発振する、前記周波数調整範囲の大部分が互いに異なり、かつ、前記周波数調整範囲の一部が重複する、M個(MはN以上の自然数)の可変周波数発振手段と、
前記N個の位相比較手段からの各位相誤差信号に基づいて、前記M個の可変周波数発振手段のうち、前記N個の位相比較手段の各入力時刻情報の周波数に対応した周波数を周波数調整範囲にそれぞれ含むN個の可変周波数発振手段に、前記N個の位相比較手段からの各位相誤差信号を選択して制御信号として供給する選択手段と、
前記選択手段により選択された前記位相誤差信号が供給される前記N個の可変周波数発振手段の出力信号を、その可変周波数発振手段に供給される前記位相誤差信号を出力する前記N個の位相比較手段にそれぞれ前記クロックとして帰還入力することにより、N個の位相同期ループ回路を並列に構成する切換手段と
を有し、前記N個のデータストリームの各データストリーム毎に、そのデータストリームに含まれる前記時刻情報が別々に供給される前記N個の位相同期ループ回路により、それぞれ入力時刻情報に位相同期したクロックを生成することを特徴とするクロック生成回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007249767A JP2009081690A (ja) | 2007-09-26 | 2007-09-26 | クロック生成回路 |
Applications Claiming Priority (1)
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Publications (1)
Publication Number | Publication Date |
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JP2009081690A true JP2009081690A (ja) | 2009-04-16 |
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ID=40656121
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007249767A Pending JP2009081690A (ja) | 2007-09-26 | 2007-09-26 | クロック生成回路 |
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Country | Link |
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JP (1) | JP2009081690A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011188114A (ja) * | 2010-03-05 | 2011-09-22 | Toshiba Corp | 半導体集積回路 |
-
2007
- 2007-09-26 JP JP2007249767A patent/JP2009081690A/ja active Pending
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