JP2009206673A - 位相同期回路および位相同期方法ならびにデコーダ装置 - Google Patents
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Abstract
【課題】PCRジッタが比較的大きいストリームを受信した場合でも、SDI信号のジッタ特性の悪化およびPCR−PLL制御の追従性の悪化を防止することが可能な位相同期回路の提供。
【解決手段】本発明に係る位相同期回路は、所定の時間間隔で入力信号と出力信号の位相差を算出し、その位相差に応じた電圧を出力する比較部8と、比較部8からの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振器5と、電圧制御発振器5への電圧の入力を、比較部8に所定の時間間隔内で段階的に行わせる制御タイミング発生部7とを含んでいる。
【選択図】 図1
【解決手段】本発明に係る位相同期回路は、所定の時間間隔で入力信号と出力信号の位相差を算出し、その位相差に応じた電圧を出力する比較部8と、比較部8からの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振器5と、電圧制御発振器5への電圧の入力を、比較部8に所定の時間間隔内で段階的に行わせる制御タイミング発生部7とを含んでいる。
【選択図】 図1
Description
本発明は、位相同期回路および位相同期方法ならびにデコーダ装置に関し、特にMPEG(Moving Picture Experts Group)2デコーダ装置における位相同期回路および位相同期方法に関する。
MPEG2デコーダ装置では、トランスポートストリーム(TS:Transport Stream)に挿入される時刻基準情報(PCR:Program Clock Reference)の情報に基づきシステムタイムクロック(STC:System Time Clock)を再生している。
また、MPEG2デコーダ装置のデコード部では、このシステムタイムクロック(STC)を再生するために生成される、一例として、27MHzクロック、またはこの27MHzクロックより生成された別クロック信号に基づき映像および音声のデコード処理が行われる。
そして、ビデオ出力部ではこのデコード部から出力された映像パラレル信号をSDI (Serial Digital Interface)信号に変換して出力する。
次に、本発明に関連するMPEG2デコーダ装置の一例(たとえば、特許文献1参照)の構成およびPCR−PLL(PCR−Phase Locked Loop)制御方法について図6を参照しながら説明する。
図6は本発明に関連するMPEG2デコーダ装置の一例の構成図である。同図を参照すると、本発明に関連するMPEG2デコーダ装置の一例は、入力されるトランスポートストリーム(TS)21を映像・音声ストリーム22と時刻基準情報(PCR)23とに分離するデマルチプレクサ(DEMUX)部1とを含んでいる。
さらに本発明に関連するMPEG2デコーダ装置の一例は、デマルチプレクサ(DEMUX)部1から出力される映像・音声ストリーム22を復号化するデコード部2と、デコード部2で復号化された映像パラレル信号24が入力され、SDI信号25を出力するビデオ(VIDEO)出力部3とを含んでいる。
さらに本発明に関連するMPEG2デコーダ装置の一例は、デマルチプレクサ(DEMUX)部1から出力される時刻基準情報(PCR)の値と後述するシステムタイムクロック(STC)26の値とを比較し、比較結果に応じた制御電圧27を出力する比較部4を含んでいる。
さらに本発明に関連するMPEG2デコーダ装置の一例は、比較部4から制御電圧27を入力しその電圧に応じた周波数のクロック28を発振する電圧制御発振器(VCXO:Voltage Controlled Crystal Oscilator)5を含んでいる。
また、電圧制御発振器(VCXO)5から出力されるクロック(一例として、27MHzクロック)28はデコード部2に入力されるとともに、後述するSTC生成部6に入力される。
STC生成部6は電圧制御発振器(VCXO)5から入力されたクロック28をカウントし、システムタイムクロック(STC)26を生成する。そして、生成したシステムタイムクロック(STC)26は比較部4に入力される。
次に、このMPEG2デコーダ装置のPCR−PLL制御方法について説明する。
比較部4は時刻基準情報(PCR)23が入力されたタイミングで時刻基準情報(PCR)23の値と、STC生成部6で生成されたシステムタイムクロック(STC)26の値とを比較し、その比較結果に応じて電圧制御発振器(VCXO)5に入力する制御電圧27を出力している。
図7は本発明に関連するMPEG2デコーダ装置の一例におけるPCR−PLL制御方法の制御電圧対時刻基準情報(PCR)のグラフ、図8は同PCR−PLL制御方法の27MHzクロック周波数対時刻基準情報(PCR)のグラフである。
図7を参照すると、比較部4に所定の時間間隔で時刻基準情報(一例として、PCR31および32)が入力され、それら時刻基準情報PCR31および32に応じて時刻基準情報比較部4から制御電圧V1およびV2が出力される例を示している。
図7はPCR31が比較部4に入力されると、比較部4から出力される制御電圧27がV1からV2に変更される例を示している。PCR3が入力される場合もPCR31と同様に制御電圧27がV2から所定電圧に変更される。
図8を参照すると、比較部4に所定の時間間隔で時刻基準情報PCR31および32が入力されると、それら時刻基準情報PCR31および32に応じて電圧制御発振器(VCXO)5から周波数f1およびf2の27MHzクロック28が出力される例を示している。
すなわち、比較部4からの制御電圧27がV1からV2に変更されると、その変更に応じて電圧制御発振器(VCXO)5から出力される27MHzクロック28の周波数はf1からf2に変更される。
すなわち、制御電圧V1とV2の差分値が大きくなればなるほど電圧制御発振器(VCXO)5から出力される27MHzクロック28の単位時間当たりの周波数変化が大となることを図7および図8は示している。
一方、応答速度を位相差の絶対値に基づき変更するために、VCOの制御電圧の変化速度を変更する位相同期回路が特許文献2に開示されている。
しかし、図6に記載の本発明に関連するMPEG2デコーダ装置の一例(特許文献1参照)では、PCRジッタが比較的大きいストリームを受信した場合、比較部4から出力される制御電圧27の変化量も比較的大きくなり、このため27MHzクロック28の周波数を大きく変化させることになる。
このため、この27MHzクロック28を元に復号化処理を行うデコード部2の映像パラレル信号24のクロックも比較的大きく変化することになり、MPEG2デコーダ装置から出力されるSDI信号25のジッタ特性が悪くなるという課題がある。
また、PCRジッタが比較的大きいストリームを受信した場合の出力SDI信号25のジッタ特性が悪くなることの対策として、比較部4から出力される制御電圧27の変化量にリミッタをかけて、制御電圧27が一定以上の変化をしないようにしてSDI信号25のジッタ特性の悪化を防止する方法がある。
しかし、この方法の場合、電圧制御発振器5から出力される27MHzクロック28の周波数の変化量が一定量以上大きくならないため、PCR−PLLの追従性が悪くなるという課題がある。
また、特許文献2記載の発明は、VCOの制御電圧を求めた目標制御電圧へ移行させるために段階的に変更させるものではないため、本発明と目的が全く異なり、したがってその目的達成のための構成および効果も全く相違する別発明である。
そこで本発明の目的は、PCRジッタが比較的大きいストリームを受信した場合でも、SDI信号のジッタ特性の悪化およびPCR−PLL制御の追従性の悪化を防止することが可能な位相同期回路および位相同期方法ならびにデコーダ装置を提供することにある。
前記課題を解決するために、本発明による位相同期回路は、所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較部と、前記比較部からの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振器と、前記電圧制御発振器への電圧の入力を、前記比較部に前記所定の時間間隔内で段階的に行わせる制御タイミング発生部とを含むことを特徴とする。
また、本発明による位相同期方法は、所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較ステップと、前記比較ステップからの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振ステップと、前記電圧制御発振ステップへの電圧の入力を、前記比較ステップに前記所定の時間間隔内で段階的に行わせる制御タイミング発生ステップとを含むことを特徴とする。
また、本発明によるデコーダ装置は、上記位相同期回路から出力される出力信号を用いてトランスポートストリームに含まれる映像・音声ストリームをデコードするデコード部を含むことを特徴とする。
また、本発明によるプログラムは、コンピュータに、所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較ステップと、前記比較ステップからの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振ステップと、前記電圧制御発振ステップへの電圧の入力を、前記比較ステップに前記所定の時間間隔内で段階的に行わせる制御タイミング発生ステップとを実行させるためのものであることを特徴とする。
本発明によれば、PCRジッタが比較的大きいストリームを受信した場合でも、SDI信号のジッタ特性の悪化およびPCR−PLL制御の追従性の悪化を防止することが可能となる。
以下、本発明の実施の形態について添付図面を参照しながら説明する。
まず、第1実施形態について説明する。第1実施形態は位相同期回路の一例の構成および動作に関するものである。図1は本発明に係る位相同期回路の一例の構成図である。
同図を参照すると、本発明に係る位相同期回路は、所定の時間間隔で入力信号41と出力信号42の位相差を算出し、その位相差に応じた電圧を出力する比較部11を含んでいる。
さらに、本発明に係る位相同期回路は、その比較部11からの電圧が入力されその電圧に応じた周波数の出力信号42を出力する電圧制御発振器12と、その電圧制御発振器12への電圧の入力を、比較部11に所定の時間間隔内で段階的に行わせる制御タイミング発生部13とを含んで構成される。
次に、本発明に係る位相同期回路の動作について説明する。図2は本発明に係る位相同期回路の一例の動作を示すフローチャートである。
同図を参照すると、まず、比較部11は所定の時間間隔で入力信号41と出力信号42の位相差を算出し、その位相差に応じた電圧を出力する(ステップS1)。
次に、電圧制御発振器12は比較部11からの電圧が入力されその電圧に応じた周波数の出力信号42を出力する(ステップS2)。
次に、制御タイミング発生部13は、比較部11に、電圧制御発振器12に対する電圧の入力を所定の時間間隔内で段階的に行わせる(ステップS3)。
以上説明したように本発明の第1実施形態によれば、比較部11から電圧制御発振器12へ入力される電圧の変化量は制御タイミング発生部13により段階的となるよう制御される。このため、PCRジッタが比較的大きいストリームを受信した場合でも、SDI信号のジッタ特性の悪化およびPCR−PLL制御の追従性の悪化を防止することが可能となる。
次に、第2実施形態について説明する。第2実施形態はデコーダ装置の一例の構成および動作に関するものである。図3は本発明に係るデコーダ装置の一例の構成図である。なお、図3において図6と同様の構成部分には同一番号を付し、その説明を省略する。
本発明に係るデコーダ装置は、一例としてMPEG2デコーダ装置である。図3を参照すると、本発明に係るデコーダ装置は、少なくともトランスポートストリーム(TS)21を入力し、時刻基準情報(PCR)23や映像・音声ストリーム22などの各パケットをフィルタリングして出力するデマルチプレクサ(DEMUX)部1を含んで構成される。
さらに本発明に係るデコーダ装置は、デマルチプレクサ(DEMUX)部1から出力される映像・音声ストリーム22を復号化するデコード部2と、デコード部2で復号化された映像パラレル信号24が入力され、SDI信号25を出力するビデオ(VIDEO)出力部3とを含んで構成される。
さらに本発明に係るデコーダ装置は、デマルチプレクサ(DEMUX)部1から出力される時刻基準情報(PCR)23の値と後述するSTC生成部6から出力されるシステムタイムクロック(STC)26の値とを比較し、その差分値に応じて後述する電圧制御発振器(VCXO)5への制御電圧を出力する比較部8を含んで構成される。
さらに本発明に係るデコーダ装置は、デマルチプレクサ(DEMUX)部1から出力される時刻基準情報(PCR)23を入力し、PCR送出周期を計算してPCR送出周期よりも短い周期(たとえば、PCR送出周期の1/3の周期)の制御タイミング信号33を出力する制御タイミング発生部7を含んで構成される。
さらに本発明に係るデコーダ装置は、比較部8からの制御電圧27に応じて27MHzクロック28の周波数を変化させる電圧制御発振器(VCXO)5と、電圧制御発振器(VCXO)5からの27MHzクロック28をカウントしてシステムタイムクロック(STC)26を生成するSTC生成部6とを含んで構成される。
さらに本発明に係るデコーダ装置は、電圧制御発振器(VCXO)5、制御タイミング発生部7および比較部8を制御する制御部9と、位相同期方法のプログラムが格納されるプログラム格納部10とを含んで構成される。なお、プログラム格納部10には図2にフローチャートで示す位相同期方法のプログラムが格納されている。
次に、本発明に係るデコーダ装置の動作について図4および図5を参照しながら説明する。図4は本発明に係るMPEG2デコーダ装置の一例におけるPCR−PLL制御方法の制御電圧対時刻基準情報(PCR)のグラフ、図5は同PCR−PLL制御方法の27MHzクロック周波数対時刻基準情報(PCR)のグラフである。
図3において、制御タイミング発生部7は時刻基準情報(PCR)23を入力し、PCR23の周期より短い周期の制御タイミング信号33(たとえば、PCR送出周期が33msの場合その1/3の周期11msの制御タイミング信号)を出力する。
比較部8では、時刻基準情報(PCR)23の値とSTC生成部6から出力されるシステムタイムクロック(STC)26の値とを比較し、その差分値に応じての制御電圧を変えて出力する。
このとき比較部8は、制御タイミング発生部7から出力される制御タイミング信号33を受けたタイミングで制御電圧27を変化させて出力する。
電圧制御発振器(VCXO)5は、比較部8から出力される制御電圧27を入力し、27MHzクロック28を制御電圧27に応じた周波数に変化させて出力する。
ここで、図4および図5に示すように、制御タイミング信号33がPCR周期の1/3で出力される場合、PCR31入力からPCR32入力までの間に制御電圧27をV1からV2に変化させるとき、制御電圧27は(V2−V1)/3ずつ3回に分けて変化する。
したがって、図7および図8に示すように、関連技術では制御電圧27がPCR31の入力タイミングで1度にV1からV2に変化しているのに対し、図4および図5に示す本発明の場合は、制御電圧27が(V2−V1)/3ずつ3回に分けて変化しているので、1回の制御電圧変化量は関連技術に比べ小さくなり、その結果、27MHzクロック28の周波数変化量も小さくなるので、SDI信号25のジッタ特性も改善される。
また、比較部8に時刻基準情報(PCR)23が入力されてから次の時刻基準情報(PCR)23が入力されるまでに、電圧制御発振器(VCXO)5から出力される27MHzクロック28の周波数変化量は(f2−f1)となり、関連技術のPCR−PLL制御方法と変わらないので、PCR−PLLの追従性も関連技術と同等の性能にすることができる。
以上説明したように本発明の第2実施形態によれば、PCRジッタが比較的大きいトランスポートストリーム(TS)を受信しても、1回当りの電圧制御発振器(VCXO)に対する制御電圧の変化を関連技術の場合よりも少なくしている。このため、27MHzクロック28の単位時間当たりの周波数変動も小さくなり、よってSDI信号のジッタ特性を改善することが可能となる。
次に、第3実施形態について説明する。第3実施形態は位相同期方法のプログラムに関するものである。
第2実施形態において説明したとおり、本発明に係るデコーダ装置は、電圧制御発振器(VCXO)5、制御タイミング発生部7および比較部8を制御する制御部9と、位相同期方法のプログラムが格納されるプログラム格納部10とを含んでいる(図3参照)。そして、プログラム格納部10には図2にフローチャートで示す位相同期方法のプログラムが格納されている。
制御部9(“コンピュータ”)はプログラム格納部10より上記プログラムを読出し、そのプログラムにしたがって電圧制御発振器(VCXO)5、制御タイミング発生部7および比較部8を制御する。その制御の内容は既に述べたのでここでの説明は省略する。
以上説明したように本発明の第3実施形態によれば、1回当りの電圧制御発振器(VCXO)に対する制御電圧の変化を関連技術の場合よりも少なくしている。このため、27MHzクロック28の単位時間当たりの周波数変動も小さくなり、よってSDI信号のジッタ特性を改善することが可能なプログラムが得られる。
本発明は、上記MPEG2デコーダ装置に限定されるものではなく、システムクロックのリファレンス情報を入力し、システムクロックを再生する装置であれば本発明の適用が可能である。
1 デマルチプレクサ(DEMUX)部
2 デコード部
3 ビデオ(VIDEO)出力部
5 電圧制御発振器(VCXO)
6 STC生成部
7 制御タイミング発生部
8 比較部
9 制御部
10 プログラム格納部
11 比較部
12 電圧制御発振器
13 制御タイミング発生部
2 デコード部
3 ビデオ(VIDEO)出力部
5 電圧制御発振器(VCXO)
6 STC生成部
7 制御タイミング発生部
8 比較部
9 制御部
10 プログラム格納部
11 比較部
12 電圧制御発振器
13 制御タイミング発生部
Claims (10)
- 所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較部と、
前記比較部からの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振器と、
前記電圧制御発振器への電圧の入力を、前記比較部に前記所定の時間間隔内で段階的に行わせる制御タイミング発生部とを含むことを特徴とする位相同期回路。 - 前記入力信号はトランスポートストリームに含まれる時刻基準情報であり、前記比較部に入力される出力信号は前記電圧制御発振器からの出力信号のカウント情報であることを特徴とする請求項1記載の位相同期回路。
- 前記電圧制御発振器から出力される出力信号は前記トランスポートストリームに含まれる映像・音声ストリームをデコードする際に用いられることを特徴とする請求項2記載の位相同期回路。
- 所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較ステップと、
前記比較ステップからの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振ステップと、
前記電圧制御発振ステップへの電圧の入力を、前記比較ステップに前記所定の時間間隔内で段階的に行わせる制御タイミング発生ステップとを含むことを特徴とする位相同期方法。 - 前記入力信号はトランスポートストリームに含まれる時刻基準情報であり、前記比較ステップに入力される出力信号は前記電圧制御発振ステップからの出力信号のカウント情報であることを特徴とする請求項4記載の位相同期方法。
- 前記電圧制御発振ステップから出力される出力信号は前記トランスポートストリームに含まれる映像・音声ストリームをデコードする際に用いられることを特徴とする請求項5記載の位相同期方法。
- 請求項1から3いずれかに記載の位相同期回路から出力される出力信号を用いてトランスポートストリームに含まれる映像・音声ストリームをデコードするデコード部を含むことを特徴とするデコーダ装置。
- コンピュータに、
所定の時間間隔で入力信号と出力信号の位相差を算出し、前記位相差に応じた電圧を出力する比較ステップと、
前記比較ステップからの電圧が入力されその電圧に応じた周波数の出力信号を出力する電圧制御発振ステップと、
前記電圧制御発振ステップへの電圧の入力を、前記比較ステップに前記所定の時間間隔内で段階的に行わせる制御タイミング発生ステップとを実行させるためのプログラム。 - 前記入力信号はトランスポートストリームに含まれる時刻基準情報であり、前記比較ステップに入力される出力信号は前記電圧制御発振ステップからの出力信号のカウント情報であることを特徴とする請求項8記載のプログラム。
- 前記電圧制御発振ステップから出力される出力信号は前記トランスポートストリームに含まれる映像・音声ストリームをデコードする際に用いられることを特徴とする請求項9記載のプログラム。
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Application Number | Priority Date | Filing Date | Title |
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JP2008045364A JP2009206673A (ja) | 2008-02-27 | 2008-02-27 | 位相同期回路および位相同期方法ならびにデコーダ装置 |
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JP2008045364A Pending JP2009206673A (ja) | 2008-02-27 | 2008-02-27 | 位相同期回路および位相同期方法ならびにデコーダ装置 |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102088287A (zh) * | 2009-12-03 | 2011-06-08 | 卡西欧电子工业株式会社 | 时钟信号生成装置、电子装置以及pll控制装置 |
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JP2011211394A (ja) * | 2010-03-29 | 2011-10-20 | Casio Electronics Co Ltd | クロック信号生成装置及び電子装置 |
WO2024014651A1 (ko) * | 2022-07-13 | 2024-01-18 | 삼성전자 주식회사 | 오디오와 비디오의 출력을 동기화하는 전자 장치 및 그 제어 방법 |
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2008
- 2008-02-27 JP JP2008045364A patent/JP2009206673A/ja active Pending
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