JPH0744450B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH0744450B2 JPH0744450B2 JP58185430A JP18543083A JPH0744450B2 JP H0744450 B2 JPH0744450 B2 JP H0744450B2 JP 58185430 A JP58185430 A JP 58185430A JP 18543083 A JP18543083 A JP 18543083A JP H0744450 B2 JPH0744450 B2 JP H0744450B2
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- JP
- Japan
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- phase
- output
- input
- signal
- circuit
- Prior art date
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- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/199—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division with reset of the frequency divider or the counter, e.g. for assuring initial synchronisation
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 本発明は位相同期回路に関し、特に複数の入力信号のい
ずれか１つに対し位相同期したクロック信号を発生する
位相同期回路に関する。
ずれか１つに対し位相同期したクロック信号を発生する
位相同期回路に関する。
かゝる位相同期回路の１用途として、例えばテレビ画像
信号を高能率符号化する回路におけるクロック信号を発
生するための回路がある。
信号を高能率符号化する回路におけるクロック信号を発
生するための回路がある。
このテレビ画像信号の符号化には、符号化クロック信号
として画像信号に同期した同期クロック信号を用いるこ
とが必要である。この場合、位相同期回路によって当該
同期クロック信号を発生させるのであるが、そのために
は入力画像信号に一定の条件があり、VTR（ビデオテー
プレコーダ）等の出力信号の如くジッタ成分を多く含有
する信号では、安定な位相同期ループ（以下単にPLLと
称す）を構成することが困難である。
として画像信号に同期した同期クロック信号を用いるこ
とが必要である。この場合、位相同期回路によって当該
同期クロック信号を発生させるのであるが、そのために
は入力画像信号に一定の条件があり、VTR（ビデオテー
プレコーダ）等の出力信号の如くジッタ成分を多く含有
する信号では、安定な位相同期ループ（以下単にPLLと
称す）を構成することが困難である。
そこで、かゝるジッタ成分を多く含有する画像信号を入
力信号とする場合には安定な基準クロック発生源をもと
にPLLを構成させ、画像信号とは非同期のクロック信号
を符号化クロック信号として用いる方法が採用されてい
る。
力信号とする場合には安定な基準クロック発生源をもと
にPLLを構成させ、画像信号とは非同期のクロック信号
を符号化クロック信号として用いる方法が採用されてい
る。
第１図はこのような符号化クロック信号を得るための回
路ブロック図であり、ｎ個（ｎは２以上の整数）の入力
信号IN−１〜IN−ｎは、ｎ個のPLL回路１−１〜１−ｎ
に夫々入力されている。各PLL回路１−１〜１−ｎのVCO
（電圧制御発振器）11−１〜11−ｎの各発振出力が出力
選択スイッチ２において択一的に選択されてクロック信
号出力となる。
路ブロック図であり、ｎ個（ｎは２以上の整数）の入力
信号IN−１〜IN−ｎは、ｎ個のPLL回路１−１〜１−ｎ
に夫々入力されている。各PLL回路１−１〜１−ｎのVCO
（電圧制御発振器）11−１〜11−ｎの各発振出力が出力
選択スイッチ２において択一的に選択されてクロック信
号出力となる。
各VCO11−１〜11−ｎの発振出力はまた、対応する分周
器12−１〜12−ｎへ夫々入力されて分周され、各分周出
力とｎ個の入力信号の各々とが位相比較器13−１〜13−
ｎにおいて夫々位相比較される。各位相比較出力はLPF
（ローパスフィルタ）14−１〜14−ｎを夫々介して対応
するVCO11−１〜11−ｎの制御電圧として用いられるも
のであり、これらVCO,分周器，位相比較器及びLPFによ
りPLLが夫々構成される。
器12−１〜12−ｎへ夫々入力されて分周され、各分周出
力とｎ個の入力信号の各々とが位相比較器13−１〜13−
ｎにおいて夫々位相比較される。各位相比較出力はLPF
（ローパスフィルタ）14−１〜14−ｎを夫々介して対応
するVCO11−１〜11−ｎの制御電圧として用いられるも
のであり、これらVCO,分周器，位相比較器及びLPFによ
りPLLが夫々構成される。
こうすることによって、互いに非同期の複数の入力信号
のいずれか１つに位相同期した出力信号がスイッチ２に
より選択的に導出されることになる。この場合、各PLL
回路１−１〜１−ｎは、互いに非同期の各対応入力信号
に対し位相ロックしているために、スイッチ２において
出力を切換えた際に位相的に不連続な個所が生じること
は避けられない。この出力信号を用いてライン予測や，
フレーム間予測等によってテレビ画像信号の高能率符号
化処理を行う場合には、前述の出力信号の不連続すなわ
ちクロック信号の不連続の個所において処理回路が誤動
作することになり、テレビ画像信号の符号化や復号化が
できなくなって画面が乱れるという欠点がある。
のいずれか１つに位相同期した出力信号がスイッチ２に
より選択的に導出されることになる。この場合、各PLL
回路１−１〜１−ｎは、互いに非同期の各対応入力信号
に対し位相ロックしているために、スイッチ２において
出力を切換えた際に位相的に不連続な個所が生じること
は避けられない。この出力信号を用いてライン予測や，
フレーム間予測等によってテレビ画像信号の高能率符号
化処理を行う場合には、前述の出力信号の不連続すなわ
ちクロック信号の不連続の個所において処理回路が誤動
作することになり、テレビ画像信号の符号化や復号化が
できなくなって画面が乱れるという欠点がある。
本発明の目的は信号切換えに際して出力クロック信号の
不連続性をなくすようにし得る位相同期回路を提供する
ことである。
不連続性をなくすようにし得る位相同期回路を提供する
ことである。
本発明による位相同期回路は、複数の入力信号のいずれ
か１つに対して位相同期した出力信号を発生するように
した位相同期回路を対象とし、その特徴とするところ
は、制御電圧に応じて発振出力が制御されるVCOと，こ
のVCOの発振出力を分周する分周手段と、この分周出力
と入力信号との位相差に応じてVCOの制御電圧を発生す
る位相比較手段と、複数の入力信号のいずれかを択一的
に位相比較手段の入力とする入力選択手段と、この入力
選択手段の入力選択に対応して、出力信号の出力周波数
が一定になるように分周手段の分周比を切換制御する手
段とを有することにある。
か１つに対して位相同期した出力信号を発生するように
した位相同期回路を対象とし、その特徴とするところ
は、制御電圧に応じて発振出力が制御されるVCOと，こ
のVCOの発振出力を分周する分周手段と、この分周出力
と入力信号との位相差に応じてVCOの制御電圧を発生す
る位相比較手段と、複数の入力信号のいずれかを択一的
に位相比較手段の入力とする入力選択手段と、この入力
選択手段の入力選択に対応して、出力信号の出力周波数
が一定になるように分周手段の分周比を切換制御する手
段とを有することにある。
以下に本発明につき図面を用いて説明する。
第２図は本発明の実施例の回路ブロック図であり、本例
では簡単化のために入力信号が２つの場合（ｎ＝２）に
つき示している。互いに非同期のこれら２つの入力信号
IN−１及びIN−２は入力選択スイッチ３において択一的
に選択され位相比較器４の入力信号となる。この位相比
較器４による位相差出力はLPF5を介してVCO6の制御電圧
となっており、このVCO6の出力が回路出力（クロック信
号）となると共に分周器７へ入力される。
では簡単化のために入力信号が２つの場合（ｎ＝２）に
つき示している。互いに非同期のこれら２つの入力信号
IN−１及びIN−２は入力選択スイッチ３において択一的
に選択され位相比較器４の入力信号となる。この位相比
較器４による位相差出力はLPF5を介してVCO6の制御電圧
となっており、このVCO6の出力が回路出力（クロック信
号）となると共に分周器７へ入力される。
この分周器７は1/N及び1/Mの各分周比を有する分周回路
71及び72からなり、両分周出力がスイッチ８に入力され
て、そのいずれか１つが先の位相比較器４の他入力とな
って入力選択スイッチ３により選択された入力信号との
位相差が検出されるのである。
71及び72からなり、両分周出力がスイッチ８に入力され
て、そのいずれか１つが先の位相比較器４の他入力とな
って入力選択スイッチ３により選択された入力信号との
位相差が検出されるのである。
入力信号IN−１及びIN−２の各周波数が夫々１及び
２であるとして、スイッチ３により入力信号IN−１が選
択されておりかつスイッチ８により分周回路71が選択さ
れているとすると、VCO6の出力周波数０に対し、０
＝Ｎ１なる関係が成立するよう動作する。また、スイ
ッチ３により入力信号IN−２が選択されておりかつスイ
ッチ８により分周回路72が選択されていれば、０＝Ｍ
２なる関係が成立するよう動作する。
２であるとして、スイッチ３により入力信号IN−１が選
択されておりかつスイッチ８により分周回路71が選択さ
れているとすると、VCO6の出力周波数０に対し、０
＝Ｎ１なる関係が成立するよう動作する。また、スイ
ッチ３により入力信号IN−２が選択されておりかつスイ
ッチ８により分周回路72が選択されていれば、０＝Ｍ
２なる関係が成立するよう動作する。
すなわち、スイッチ３及び８を連動制御することによっ
て、VCO6の出力が入力信号IN−１又はIN−２とロックす
るようになるのである。この時、VCO6の出力は、両スイ
ッチ３及び８の切換によりPLL回路の過渡応答特性に従
って徐々に変化して定常状態に落ち付つくことになる。
そのために、第１図の従来回路方式のようにスイッチ２
の切換え時に出力信号の位相の瞬間的な不連続性は、本
発明の回路方式では生じないことになる。
て、VCO6の出力が入力信号IN−１又はIN−２とロックす
るようになるのである。この時、VCO6の出力は、両スイ
ッチ３及び８の切換によりPLL回路の過渡応答特性に従
って徐々に変化して定常状態に落ち付つくことになる。
そのために、第１図の従来回路方式のようにスイッチ２
の切換え時に出力信号の位相の瞬間的な不連続性は、本
発明の回路方式では生じないことになる。
これは、本発明の方式が、単１のPLL回路を用いその代
りにこのPLL回路の入力信号をスイッチ３により切換え
ると共にそれに連動してPLL内の分周器７の分周比をも
切換えるような構成を採用していることに起因するもの
である。
りにこのPLL回路の入力信号をスイッチ３により切換え
ると共にそれに連動してPLL内の分周器７の分周比をも
切換えるような構成を採用していることに起因するもの
である。
叙上の如く、本発明によれば、２つ以上の入力信号のう
ちいずれか１つに位相ロックした信号を得る場合、入力
信号を切換えても出力信号の位相の連続性が確保される
から、画像の高能率符号化処理回路が誤動作することな
く、信号の符号化及び復号化が可能となる。もっとも、
テレビ画像の高能率符号化回路のクロック信号発生回路
のみに限定適用されるものではなく、他の種々の位相同
期回路に用い得る。
ちいずれか１つに位相ロックした信号を得る場合、入力
信号を切換えても出力信号の位相の連続性が確保される
から、画像の高能率符号化処理回路が誤動作することな
く、信号の符号化及び復号化が可能となる。もっとも、
テレビ画像の高能率符号化回路のクロック信号発生回路
のみに限定適用されるものではなく、他の種々の位相同
期回路に用い得る。
尚、上記実施例においては、ｎ＝２の場合につき示した
がｎ≧３の場合も同様に適用可能であることは明白であ
る。また、分周回路７の分周比の切換制御は図示の構成
の他に、１つのカウンタ回路の分周比を変えるだけで行
うことが可能であり、分周回路の切換えに伴う回路はゲ
ート回路数個分のみを追加すれば良いので回路構成が簡
単化される。
がｎ≧３の場合も同様に適用可能であることは明白であ
る。また、分周回路７の分周比の切換制御は図示の構成
の他に、１つのカウンタ回路の分周比を変えるだけで行
うことが可能であり、分周回路の切換えに伴う回路はゲ
ート回路数個分のみを追加すれば良いので回路構成が簡
単化される。
第１図は複数の入力信号の１つに位相ロックしたクロッ
ク信号を得る位相同期回路の従来例のブロック図、第２
図は本発明の実施例の回路ブロック図である。 主要部分の符号の説明 ３……入力信号選択スイッチ、４……位相比較器、５…
…LPF、６……VCO、７……分周器。
ク信号を得る位相同期回路の従来例のブロック図、第２
図は本発明の実施例の回路ブロック図である。 主要部分の符号の説明 ３……入力信号選択スイッチ、４……位相比較器、５…
…LPF、６……VCO、７……分周器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武川 直樹 神奈川県横須賀市武一丁目2356番地 日本 電信電話公社横須賀電気通信研究所内 (56)参考文献 特開 昭56−4938（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の入力信号のいずれか１つに対して位
相同期した出力信号を発生するようにした位相同期回路
において、制御電圧に応じて発振出力が制御される電圧
制御発振手段と、前記電圧制御発振手段の発振出力を分
周する分周手段と、前記分周手段の分周出力を入力信号
との位相差に応じて前記制御電圧を発生する位相比較手
段と、前記複数の入力信号のいずれかを択一的に前記位
相比較手段の入力とする入力選択手段と、前記入力選択
手段の入力選択に対応して前記出力信号の出力周波数が
一定になるように前記分周手段の分周比を切換制御する
手段とを含むことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185430A JPH0744450B2 (ja) | 1983-10-04 | 1983-10-04 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185430A JPH0744450B2 (ja) | 1983-10-04 | 1983-10-04 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6076812A JPS6076812A (ja) | 1985-05-01 |
| JPH0744450B2 true JPH0744450B2 (ja) | 1995-05-15 |
Family
ID=16170643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185430A Expired - Lifetime JPH0744450B2 (ja) | 1983-10-04 | 1983-10-04 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744450B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62245819A (ja) * | 1986-04-18 | 1987-10-27 | Mitsubishi Electric Corp | 同期回路 |
| JPS6481519A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Clock pulse switching circuit |
| JPH01279238A (ja) * | 1988-04-30 | 1989-11-09 | Konica Corp | 被覆力の低下がなくローラーマーク性が改良されたハロゲン化銀写真感光材料 |
| JPH0262836U (ja) * | 1988-10-28 | 1990-05-10 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607417B2 (ja) * | 1976-12-29 | 1985-02-25 | 富士通株式会社 | 位相同期回路 |
| JPS5558634A (en) * | 1978-10-25 | 1980-05-01 | Hitachi Ltd | Vfo circuit |
| JPS6010456B2 (ja) * | 1979-06-26 | 1985-03-18 | 富士通株式会社 | 位相同期回路 |
-
1983
- 1983-10-04 JP JP58185430A patent/JPH0744450B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6076812A (ja) | 1985-05-01 |
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