JPS607417B2 - 位相同期回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、磁気ディスク装置や磁気ドラム装置等の謙取
り信号復調回路に使用する位相同期回路に関するもので
ある。

磁気ディスク、ドラム、テープ装置等のデータ復調回路
には、通常位相同期回路が使用されている。

この位相同期回路は、予えば磁気ディスク装置等では、
磁気ディスク媒体の回転ムラ等により生ずる周波数変化
及び位相ずれに追従させて、正確に講取り信号を復調す
るために使用する。

このような位相同期回路は通常、情報の読取りを行なわ
ない際には、磁気記録媒体上に情報信号とは別に書れた
議取り信号と同じ周波数の基準クロックに同期させ議取
り（復調）開始時に基準クロックから読取り信号に切替
えて読取り信号に同期させる。

これは情報を謙取る際に議取り信号に−早く同期させる
ため、予め読取り信号の周波数に同期させておくためで
ある。

このような基準クロック、及び読取り信号には、位相ず
れがあるのが一般的である。

従って、この位相ずれを短時間で吸収する必要がある。
このため従釆は、位相ずれを吸収する時間、いわゆる引
き込み時間（功ｃｋｊｎＴｉｍｅ）を短くするために、
位相引き込み時の位相同期回路の応答特性を通常の議取
りの際より上げるようにしている。ここで通常の読取り
の際と応答特性を変化（切替）させたのは、通常の読取
りの際には、ピークシフト等のジッタを吸収するように
するため応答特性をあまり上げる事が出来ないためであ
る。

このように位相同期回路の議取り信号の位相引き込み時
の応答特性を上げたとし‐とも、例えば磁気ディスクパ
ック装置では、５Ａｓと言う時間を現在位相引き込み時
に要している。この５山ｓとは、上記磁気ディスク装置
の４０４船 Ｐ１，３６００ＲＰＭの磁気ディスクパッ
クのもので約３かｉｔの容量の減少となり、後記緑密度
の増大に伴いますます容量の減少となる欠点があった。

さらに上述のように通常の議取り時位相同期回路の応答
特性と、位相引き込み時の応答特性を変化（切替）させ
る事は、切替える時間のセッテングやインタフェースが
複雑（上位装置からの制御の複雑化）になる等の欠点が
あった。

従って本発明の目的は、上記の如き欠点を解消すべく新
しい位相引き込み方式を採用した位相同期回路を提供す
る事にあり、この目的は、ほぼ等しい中心周波数を有す
る複数の入力信号とこれらの入力信号のうち出力すべき
入力信号を選択する切替信号とが入力される切替回路と
、該選択された入力信号と該切替信号とが入力されるゲ
ート回路を介して該入力信号が入力される電圧可変型遅
延線で構成され該入力信号に基づいた周波数の信号を出
力する電圧制御発振器と、該入力信号と電圧制御発振器
の出力信号との位相を比較する位相比較器と、この位相
比較器の出力に応じて該電圧可変型遅延線の遅延時間を
設定し電圧制御発振器の出力信号を該入力信号の位相に
同期させるフィル夕／アンプとを設け、前記切替信号に
よって入力信号が切替られるとともに前記ゲート回路を
閉じて前記電圧可変型遅延線への入力信号を遮断して前
記電圧制御発振功替の動作を停止させ、前記位相比較器
の位相比較を停止し、停止後に到来する入力信号のパル
スに位相同期させることにより達成する事が出来る。

以下本発明を図面により詳細に説明する。

第１図は本発明に係る位相同期回路の従来例のフｏック
図である。

図において、１は議取り信号、２は基準クロツク、３は
入力切替信号、４は切替回路、５は位相比較回路、６は
フィルタノアンプ回路、７は連続出力型ＶＣ０、８は復
調回路、９はフィル夕切替回路、１０は分離データ、１
１‘まクロツクをそれぞれ示す。このような位相同期回
路は、通常読取りを行なわない際には、講取り信号と全
く同じ周波数をもつ基準クロックを読取ろうとする記録
媒体から議出し、この基準クロツク２を入力切替信号３
により位相比較回路５に入力する。

この位相比較回路５では、連続出力型の電圧制御発振器
（ＶＣＯ）７との位相比較を行ないフィル夕／アンプ６
により決められた応答特性により基準クロック２に同期
した発振をＶＣ０７が行なう。このようにして予め謙取
信号１に周波数の一致した発振をＶＣ０７が行なうよう
にしている。

次に、記録媒体上の情報を鈴取る場合には、前記入力切
替信号３により切替回路４を動作させ、論取り信号１を
位相比較回路５に入力する。この際に切替信号３は、フ
ィルタ切替回路９にも信号が入力され、ある一定の時間
のみ、フィル夕６の時定数を早くするようにフィルタ切
替回路９を働かせ、フィルタノアンプ６を制御する。こ
のようにして前述の動作説明の如くＶＣＯ出力７は論取
り信号に同期しているため位相を合せるために位相引き
込みを行ない、ある一定時間で位相引き込み完了後、フ
ィル夕６の時定数をおそくして実際の議取り信号１と、
その信号に同期したパルスとを復調回路８に入力して得
られたデータ１０及び議取りの際のタイミングクロック
１１を出力し、議取りの情報の判別を行なう。次に第２
図により第１図の位相引き込みの際同期の取れる状態を
示す。

図において第２図１の、２′は第１図の位相比較回路５
に基準クロツクが入力されている場合を示し、又１′は
議取り信号が入力されている場合を示す。

第２図２は、フィルタ６を通常の議取りの状態の応答速
度で位相引き込みを行なった場合、第３図３は、フィル
夕６の応答を上げた場合の位相引き込みの状態を示す。
さらに図において、１２は位相引き込み完了時間を示す
。

第２図１のように予め基準クロックに合わせてＶＣＯを
発振させておき、その後読取りの際に読取り信号にＶＣ
Ｏを位相引き込みする場合、位相同期の応答速度を通常
の論取りの応答速度で行なうと、第２図２で示すように
位相引き込み完了時間が非常に長くなる。しかし従来に
おいて、前述のように位相引き込み時のみ応答特性を上
げると第２図３に示す如く非常に早く位相引き込みを完
了する事が出来る。

しかしまた第２図３の如く位相引き込み完了時間は、５
仏ｓ程度かかるため、また無駄な時間があり、記憶容量
が減少してしまう欠点があった。又、応答速度を切替え
る等の必要もあり制御回路が複雑になる欠点があった。
従って本発明では、以下に示す実施例のようにして上記
欠点を解決している。

第３図は本発明の位相同期回路をフロツクダィャグラム
で表わした一実施例である。

図において第１図と同記号のものは同一のものを示し、
さらに１３は停止可能ＶＣ○、１４は切替回路／ＶＣＯ
一位相比較制御回路をそれぞれ示す。

本発明の位相同期回路１４は、読取り信号１及び基準ク
ロック２の切替指示及び位相比較回路５の制御、さらに
ＶＣ○（電圧制御発振器）１３の制御を行なう。又「Ｖ
Ｃ０（電圧制御発振器）１３は停止可能となっている。

今、基準クロック２が入力切替信号３により切替られて
位相比較回路５に入力され、前述の第１図乃至第２図の
説明の如き基準クロック２の周波数に同期した発振をＶ
ＣＯ１３は行なう。

ここで、位相引き込み時間を考えて見ると、このＶＣＯ
１３と言うのは、基準クロック２の周波数及び位相に同
期して発振する。

しかし実際には、基準クロック２の周波数だけに同期す
ればよく、位相は基準クロック２と、論取り信号１とは
ずれているため、同期させる必要がない。

従って、従来の如く位相引き込みの際に基準クロック２
に合った位相を講取り信号１の位相に合わせるため、必
要以外の時間がかかってしまうために従来は５Ａｓと言
う位相引き込み時間がかかっている。

従って本発明では、図のように、基準クロック２により
議取り信号１に位相比較回路５に与える信号を変えて位
相引き込みをする際に、切替回路／ＶＣＯ−位相比較制
御回路により、位相比較回路５及びＶＣＯ１３を停止さ
せ、一定時間後に議取り信号１の１つ目のパルスが到来
した事により位相比較を開始させるとともにＶＣＯ１３
の発振を開始させる。この際に前の基準クロック２に同
期した周波数は短時間の発振停止であるので、フィルタ
ノアンブ６により保持させておく事が出来る。

又、位相はフィルタノアンブ６が周波数に同期した電圧
しか保持していないために位相は基準クロック２とは同
期しなく零になる。

従ってＶＣＯ１３は従来に比し位相零から位相引き込み
を行なえばいいから、位相引き込みを早く完了する事が
出来る。次に、第４図ａ及び第４図ｂにより本発明の位
相同期回路の具体的な一実施例を示す。

図において、第４図ａは各回路構成を示し、第４図ｂは
各部Ａ乃至ｎの信号タイムチャートを示す。

さらに図において、１５乃至１８はフリップフロツプ回
路、１９乃至２２はアンド回路、２３乃至２５はオア回
路、２６，２７は／ア（ノットオア）回路、２８，２９
はナンド（ノットアンド）回路、３０は遅延回路、３１
は電圧可変型遅延回路をそれぞれ示す。尚、図において
、第１図乃至第３図と同記号のものは同一のものを示す
。

今、基準クロツク２の（ａ信号）方が位相比較回路に入
力されるように、Ｃの波形に示す如く「信号をフリツプ
フロツプ回路１５のＤ端子に入力し該基準クロック２の
クロックに同期してフリッブフロップ回路１６は出力Ｑ
端子にｄ信号をＱにはＨＩＧＨレベルの信号が出る。

従って基準クロック２はアンド回路１９のアンドが取れ
る事によりオア回路２３を介してＪ信号が位相比較回路
５のフリップフロップ１８のＣ端子に入力される。

一方、フリップフロップ回路１５のＱの出力信号は、オ
ア回路２４を介して位相比較回路５のノア回路２６，２
７及びＶＣＯ回路１３のナンド回路２８に入力される。

今、停止可能型遅延回路３１がフィル夕／アンプ６によ
り決められた電圧に同期した遅延時間により周波数（信
号ｈ）の発振をする。この（信号ｈ）遅延回路３１の出
力は、ナンド回路２８を介して遅延回路３１に入力され
ると、いわゆるループ型の発振器となっており、これと
ともに信号の立下りでパルス信号を出すように設けられ
た、オア回路２５及びナンド回路２９に入力される。こ
のオア回路２５及びナンド回路２９の出力は、位相比較
回路５のノア回路２７に入力される。従って位相比較回
路５では、フリップフロッブ回路１８のＱの信号を一定
時間遅延回路３０で遅延した後、ノア回路２６を介して
フリップフロップ回路１８のリセット端子に入力し、信
号Ｊに対して信号Ｋのような信号をアンド回路２１に入
力する。

このように、基準クロック２とＶＣＯ１３の周波数及び
位相を同期させるために、フリップフロップ１８及び１
７のリセット時間を検出するようにしている。従って、
次に基準クロック２より入力されパルス信号（信号Ｊ）
によりフリツプフロツプ１８がセットされた後リセット
されるまでの時間と〜フリップフロップ１７がセットさ
れた後遅延回路３１の信号の立下りの信号でリセットさ
れるまでの時間をアンド回路２１及び２２により検出し
て周波数及び位相がずれている場合には、アンド回路２
１及び２２の出力として信号ｍ及びｎが信号の差に応じ
たパルス幅になるように出力される。

アンド回路２１の出力としては、基準クロツク２に対し
てＶＣＯ１３の発振周波数が低い場合に出力され、アン
ド回路２２の出力はこの逆の場合に出力される。この両
者の信号を公知のフィルタノアンプ６に入力し、周波数
を電位差に変化させて遅延回路３１の遅延時間を変化さ
せる事により発振周波数を制御して基準クロツク２の周
波数及び位相に同期した周波数を発振させるようにして
いる。

次に謙取り信号にＶＣＯ１３の発振周波数を同期させる
、いわゆる位相引き込みを行なう際には、入力切替信号
（信号Ｃ）がＨＩＧＨレベルになためにフリツプフロッ
プ回路１５の力は、Ｑか、ＨＩＧＨレベル、ＱがＬＯＷ
レベルとなる。

よってアンド回路１９はゲートが閉じ、アンド回路２０
がフリツプフロツプ１ ６のＱがＨＩＧＨレベルになる
事によりゲートが開くために議取り信号（信号ｂ）がオ
ア回路２３を介して信号Ｊが位相比較回路１８及び１７
に入力される。又それと同時にフリップフロツプ回路１
５がセットされてから、フリツプフロツプ回路１６がリ
セットされるまでの時間、いわゆる信号ｄがＨＩＧＨレ
ベルになってから信号ｅがＨＩＧＨレベルになるまでの
時間は、信号ｆがＬＯＷレベルであるためフリツブフロ
ツプ１８，１７はリセットされ、又ナンド回路２８の入
力がＬＯＷレベルになり、信号ｇの如き信号が一定時間
発振しないようにする。

このようにして一度位相比較回路５及びＶＣＯ１３の発
振の比較を停止する。その後フリップフロップ１６がセ
ットされる事により上述と同様の位相比較及び議取り信
号に同期した周波数及び位相の発振をＶＣＯ１３が行な
い復調回路８に読取信号１及びＶＣＯ１３の同期パルス
を入力し、分離データ１０及びクロック１１を出力し謙
取つた情報を復調する。

以上のように本発明においては、位相引き込みの際に基
準クロック２に対して周波数は同期するが位相は、ＶＣ
Ｏ１３を停止する事により零りもどるため、議取り信号
に位相同期される際、従来に比して非常に早く位相引き
込みを完了する事が出来るようになる効果がある。

さらにＶＣＯを電圧可変型遅延線とゲート回路とで構成
しているから、回路構成が簡単でしかも高速に応答でき
る。したがって発振動作停止後にただちに発振を開始し
て位相同期させることができる。又、従来のように２段
階に応答特性を変える必要がなくなると言う効果もある
。

【図面の簡単な説明】

第１図は本発明に係る位相同期回路の従来例のブロック
図、第２図は第１図の位相引き込みの際同期のとれる状
態、第３図は本発明の位相同期回路の一実施例のブロッ
ク図、第４図ａは本発明の位相同期回路の一実施例の具
体回路、第４図ｂは第４図ａの各部の波形をそれぞれ示
し、さらに図において、１は講取り信号、２は基準クロ
ック、３は入力切替信号、４は切替回路、５は位相比較
回路、６はフィル夕／アンプ回路、７は連続出力型ＶＣ
○、８は復調回路、９はフィルタ切替回路、１０‘ま分
離データ、１１はクロツク、１２は引き込み完了時間、
１３は停止可能型ＶＣ○、１４は切替回路／ＶＣＯ−位
相比較制御回路、１５乃至１８はフリツプフロツプ回路
、１９乃至２２はアンド回路、２３乃至２５はオア回路
、２６，２７はノア回路（ノットオア）回路、２８，２
９はナンド（ノットアンド）回路、３０は遅延回路、３
１は電圧可変型遅延回路、をそれぞれ示す。 姿’図 受２図 篤３図 裏４図（の 蟻４図（ｂ）

Claims (1)

【特許請求の範囲】
1. １ ほぼ等しい中心周波数を有する複数の入力信号とこ
   れらの入力信号のうち出力すべき入力信号を選択する切
   替信号とが入力される切替回路と、該選択された入力信
   号と該切替信号とが入力されるゲート回路を介して該入
   力信号が入力される電圧可変型遅延線で構成され該入力
   信号に基づいた周波数の信号を出力する電圧制御発振器
   と、該入力信号と電圧制御発振器の出力信号との位相を
   比較する位相比較器と、この位相比較器の出力に応じて
   該電圧可変型遅延線の遅延時間を設定し電圧制御発振器
   の出力信号を該入力信号の位相に同期させるフイルタ／
   アンプとを設け、前記切替信号によって入力信号が切替
   られるとともに前記ゲート回路を閉じて前記電圧可変型
   遅延線への入力信号を遮断して前記電圧制御発振切替の
   動作を停止させ、前記位相比較器の位相比較を停止し、
   停止後に到来する入力信号のパルスに位相同期させるこ
   とを特徴とする位相同期回路。