JPH02132682A - ディスク装置のデータ復調回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディスク装置に使用するデータ復調回路に関し
、特にディスク装置のデータ転送速度が変わってもデー
タ弁別回路にデータとクロックのタイミングを最適なタ
イミングで提供することが可能なデータ復調回路に関す
る。

〔従来の技術〕

従来のこの種のデータ復調回路について説明する。

現在、ディスク上にデータを記録する際に様々なコード
化方式が用いられている。これらは、コード化は多種多
様であるが、クロックパルスとデータパルスを同期して
いる点では共通である。

つまりディスク上の記録データには、クロックとデータ
の２つの情報が含まれており、再生時にはこれを分離し
てデータパルスを得る。この分離をデータセバレーショ
ンと言い、この機能はＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅ
ｄ　Ｌｏｏｐ）を中心に行われる。

まず、ＰＬＬによってリードデータに同期をとったデコ
ードウィンドウを作り、このデコードウィンドウを通し
てリードデータを見るとクロック情報は消されてデータ
パルスのみが抽出できる。

もちろん、リードデータを見るといっても処理を行うの
は論理回路であり、正確なデータパルスを得るためには
、デコードウィンドウの中央でリードデータのデータ部
を見なければならない。このため一般には遅延回路が用
いられている。

〔発明が解決しようとする課題〕

上述した従来のデータ復調回路はデータの判別を行うデ
ータ弁別回路にデータとクロックのタイミングを最適な
タイミングで入力させるために−定の遅延時間のある遅
延回路を使用しているために、ディスク装置の嚢譜猟度
が変わるとデータ弁別回路にデータとクロックのタイミ
ングを最適なタイミングで入力させることができないと
いう欠点がある。

本発明の目的は上記の従来技術の欠点によるディスク装
置の転送速度が変化してもデータ復調回路のデータ弁別
回路にデータとクロックのタイミングを最適なタイミン
グで入力させる手段を提供することにある。

〔課題を解決するための手段〕

本発明は、ディスク媒体から再生したり−ドデータを、
そのリードデータに同期をとった第１の信号を生成する
ＰＬＬ　（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路
と、前記リードデータを所定時間遅延させた第２の信号
を得る遅延回路と、前記第１の信号と前記第２の信号と
から前記リードデータに含まれるデータ信号とクロック
信号とを弁別するデータ弁別回路とを有するデータ復調
回路において、前記遅延回路は、前記第１の信号の同期
を参照して遅延時間を設定する回路であることを特徴と
している。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図を参照すると、リードデータ信号線８，基準信号
線９はセレクタ回路１に接続され、セレクタ回路１は位
相比較回路２と遅延回路５と遅延時間制御回路６に接続
され、位相比較回路２はローバスフィルタ回路３に接続
され、ローパスフィルタ回路３は電圧制御発振回路４に
接続され、電圧制御発振回路４は位相比較回路２と遅延
時間制御回路６とデータ弁別回路７に接続され、遅延回
路５はデータ弁別回路７に接続され、遅延時間制御回路
６は遅延回路５に接続され、データ弁別回路７は遅延時
間制御回路６と弁別データ信号線１１と弁別ロジック信
号線１２に接続され、遅延回路制御信号線１０はセレク
タ回路と遅延時間制御回路６に接続されている。

第２図を参照すると、第１図における遅延回路５は入力
信号線５ａはゲート回路１３の入力端子に接続され、ゲ
ート回路１３の出力端子はＭＯＳトランジスタｌ７に接
続され、ＭＯＳ｝ランジスタｌ７はコンデンサ２０とゲ
ート回路１４の入力端子に接続され、コンデンサ２０の
他の一方は接地端子２３に接続され、ゲート回路ｌ４の
出力端子はＭＯＳ｝ランジスタ１８に接続され，ＭＯｓ
トランジスタ１８はコンデンサ２１とゲート回路１５の
入力端子に接続され、コンデンサ２１の他の一方は接地
端子２３に接続され、ゲート回路ｌ５の出力端子はＭＯ
Ｓ｝ランジスタ１９に接続され、ＭＯＳ｝ランジスタｌ
９はコンデ′ンサ２２とゲート回路１６の入力端子に接
続され、コンデンサ２２の他の一方は接地端子２３に接
続され、ゲート回路１６の出力端子は信号線５ｃに接続
されている。

第３図を参照すると第１図における遅延時間制御回路６
の詳細な回路図は入力信号線６ａはフリップフロップ回
路２５．２６のクロック入力端子に接続され、入力信号
線６ｂはフリップフロップ回路２４のクロック入力端子
に接続され、フリップフロップ回路２４のＱ出力端子は
フリップフロップ回路２５のデータ入力端子に接続され
、フリップフロップ回路２５のＱ出力はフリップフロッ
ブ回路２６のデータ入力端子と論理積回路２８，２９０
入力端子に接続され、フリップフロップ回路２６のＱ出
力端子はフリップフロップ回路２４，２５のリセット入
力端子に接続され、入力信号線６ｃ，６ｄは論理積回路
３１０入力端子に接続され、論理積回路３１の出力端子
はインバータ回路２７の入力端子と論理積回路２９の入
力端子に接続され、インバータ回路２７の出力端子は論
理積回路２８の入力端子に接続され、論理積回路２８の
出力端子はパルス幅電圧変換回路３０の入力端子に接続
され、論理積回路２９の出力端子はパルス幅電圧変換回
路３０の入力端子に接続され、パルス幅電圧変換回路３
０の出力端子は出力信号線６ｅに接続されている。

第４図を参照すると、第１図におけるデータ弁別回路７
の詳細な回路図は、入力信号線７ａはフリップフロップ
回路３３のクロック入力端子に接続され、フリップフロ
ップ回路３３のＱ出力端子はフリップフロップ回路３２
のデータ入力端子と出力信号線７ｃに接続され、フリッ
プフロップ回路３２のＱ出力端子は出力信号線７ｄとフ
リップフロップ回路３３のリセット入力端子に接続され
、入力信号線７ｄはフリップフロップ回路３２のクロッ
ク入力端子と出力信号線７ｅに接続されている。

次に上記の如く構成された本実施例の回路動作について
第５図及び第６図のタイムチャートを参照して説明する
。

第１図に示すデータ復調回路は遅延回路制御信号線１０
がアクティブになっている時はセレクタ回路１の出力は
基準信号線９の信号が選ばれており、位相同期発振回路
は基準信号に位相同期している。又この時は遅延時間制
御回路６がアクティブになる。データ弁別回路７に入力
されるデータとクロックが最適のタイミングとなるのは
第５図のタイムチャートに示すようにデータ弁別回路７
の入力信号線７ａの立上がりエッジが入力信号線７ｂの
立上がりエッジと立上がりエッジの中央のタイミングに
入力された時に最適のタイミングになる。次に遅延回路
５の遅延時間が小さい時、第６図の（Ａ）に示すように
遅延時間制御回路６の論理積回路２８の出力端子のパル
ス幅の方が論理積回路２９出力端子のパルス幅より小さ
くなり、その結果パルス幅電圧変換回路３０の出力電圧
が下がり遅延回路５の入力信号線５ｂの電圧が下がりＭ
ＯＳ｝ランジスタ１７，１８．１９のＯＮ抵抗の値が大
きくなり遅延回路５の遅延時間が大きくなり、第５図に
示すように遅延時間制御回路６の論理積回路２８の出力
端子のパルス幅と論理積回路２９出力端子のパルス幅が
等しタイミングになり、この時にデータ弁別回路７のデ
ータとクロックのタイミングが最適になる。逆に遅延回
路５の遅延時間が大きい時、第６図の（Ｂ）に示すよう
に遅延時間制御回路６の論理積回路２８の出力端子のパ
ルス幅の方が論理積回路２９の出力端子のパルス幅より
大きくなりその結果パルス幅電圧変換回路３０の出力電
圧が上がり遅延回路５の入力信号線５ｂの電圧が上がり
、ＭＯＳ｝ランジスタ１７，１８．１９のＯＮ抵抗の値
が小さくなり遅延回路５の遅延時間が小さくなり、第５
図に示すように遅延時間制御回路６の論理積回路２８の
出力端子のパルス幅と論理積回路２９の出力端子のパル
ス幅が等しいタイミングになり、この時にデータ弁別回
路７のデータとクロックのタイミングが最適になる。

又、ディスク装置からのデータを読出す時は第１図に示
す遅延回路制御信号線１０をインアクティブにして遅延
時間制御回路６をインアクティブにすることにより遅延
回路制御信号線１ｏをインアクティブにする以前の状態
を維持することができデータ弁別回路７が最適な条件で
ディスク装置からのデータを読出すことが可能になる。

又、ディスク装置の転送速度が変化しても転送速度に対
応した基準信号を入力し遅延回路５０時間を上記の如く
制御することでデータ弁別回路７のデータとクロックの
タイミングを最適なタイミングを提供することが可能に
なる。

〔発明の効果〕

以上説明したように本発明は、ディスク装置の転送速度
が変化した時転送速度に応じた基準信号を入力し、遅延
回路の遅延時間を制御することにより、データ復調回路
のデータ弁別回路に最適なタイミングでデータとクロッ
クを提供することができる効果がある。

【図面の簡単な説明】

第１図は本発明のブロック図、第２図は第１図の遅延回
路５の詳細な回路図、第３図は第１図の遅延時間制御回
路６の詳細な回路図、第４図は第１図のデータ弁別回路
７の詳細な回路図、第５図，第６図は第１図から第４図
までの動作を説明するタイムチャートである。 ■・・・・・・セレクタ回路、２・・・・・・位相比較
回路、３・・・・・・ローパスフィルタ回路、４・・・
・・・電圧制御発振回路、訃・・・・・遅延回路、６・
・・・・・遅延時間制御回路、７・・・・・・データ弁
別回路、８・・・・・・リードデータ信号線、９・・・
・・・基準信号線、１０・・・・・・遅延回路制御信号
線、１１・・・・・・弁別データ信号線、１２・・・・
・・弁別クロック信号線、１３，１４，１５．１６・・
・・・・ゲート回路、１７，１８．１９・・・・・・Ｍ
ＯＳ｝ランジスタ，２０，２１．２２・・・・・・コン
デンサ，２３・・・・・・接地端子、２４，２５，２６
，３２．３３・・・・・・フリップフロップ回路、２７
・・・・・・インバータ回路、２８，２９．３１・・・
・・・論理積回路、３０パルス幅電圧変換回路。 代理人　弁理士　　内　原　　　晋 箔２図 彷ｒ 箭５図 箔／！ｊ−区 （Ａ） （Ｂ） 第ろ図

Claims (3)

【特許請求の範囲】
1. （１）データ信号とクロック信号とを含む入力信号から
   、その入力信号と同位相の第１の信号を生成するＰＬＬ
   （ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路と、前記入力
   信号を所定時間遅延させた第２の信号を得る遅延回路と
   、前記第１の信号と前記第２の信号とから前記データ信
   号と前記クロック信号とを弁別するデータ弁別回路とを
   有するデータ復調回路において、前記第２の信号を時間
   的に前記第１の信号に一致させるために前記遅延回路の
   遅延時間を可変にしたことを特徴とするディスク装置の
   データ復調回路。
2. （２）前記遅延回路の遅延時間が第１の信号の周期を参
   照して決定される手段を有することを特徴とする請求項
   （１）項記載のディスク装置のデータ復調回路。
3. （３）前記遅延時間を決定する際に、前記入力信号とし
   て基準信号を入力する手段を有することを特徴とする請
   求項（２）項記載のディスク装置のデータ復調回路。