JPH0331016B2 - - Google Patents
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- Publication number
- JPH0331016B2 JPH0331016B2 JP57196417A JP19641782A JPH0331016B2 JP H0331016 B2 JPH0331016 B2 JP H0331016B2 JP 57196417 A JP57196417 A JP 57196417A JP 19641782 A JP19641782 A JP 19641782A JP H0331016 B2 JPH0331016 B2 JP H0331016B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- frequency
- clock pulse
- output
- Prior art date
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- Expired - Lifetime
Links
- 230000010355 oscillation Effects 0.000 claims description 19
- 230000000630 rising effect Effects 0.000 claims description 6
- 230000001360 synchronised effect Effects 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
Description
【発明の詳細な説明】
〔イ 利用分野〕
本発明は、入力されるデジタル信号に同期した
クロツクパルスの発生回路に関する。
クロツクパルスの発生回路に関する。
最近提案されているコンパクトデイスクシステ
ムのデジタル・オーデイオ・デイスクに於ける信
号のフオーマツトは、第２図ａに示す如く、ハイ
レベル、ローレベルの信号反転間隔が3Tないし
11T（Ｔはチヤンネルビツト長であり、1T＝
１／4.3218MHZ＝231ns）の信号の組合せで構成さ れている。この信号を光学的ピツクアツプによつ
て再生するのであるが、この再生信号にはジツタ
及びワウが含まれている。その為、再生信号を復
調する為のクロツクパルスとしては、固定周波数
ではなく、再生信号によつて周波数、位相が制御
されたクロツクパルスが必要となる。
ムのデジタル・オーデイオ・デイスクに於ける信
号のフオーマツトは、第２図ａに示す如く、ハイ
レベル、ローレベルの信号反転間隔が3Tないし
11T（Ｔはチヤンネルビツト長であり、1T＝
１／4.3218MHZ＝231ns）の信号の組合せで構成さ れている。この信号を光学的ピツクアツプによつ
て再生するのであるが、この再生信号にはジツタ
及びワウが含まれている。その為、再生信号を復
調する為のクロツクパルスとしては、固定周波数
ではなく、再生信号によつて周波数、位相が制御
されたクロツクパルスが必要となる。
第１図は、従来のクロツクパルス発生回路１を
示す図であり、極性反転検出回路２、モノマルチ
バイブレータ３、位相比較回路４、チヤージポン
プ回路５、ローパスフイルタ６、電圧制御発振回
路７にて構成されている。
示す図であり、極性反転検出回路２、モノマルチ
バイブレータ３、位相比較回路４、チヤージポン
プ回路５、ローパスフイルタ６、電圧制御発振回
路７にて構成されている。
第２図ａに示す入力信号（コンパクトデイスク
システムの場合に於いて、FEM信号と称されて
いる）が、極性反転回路２に印加されると、第２
図ｂに示す様に、入力信号の極性が反転する度
に、パルスが発生される。この極性反転検出パル
ス（第２図ｂ）にてモノマルチバイブレータ３が
トリガされ1/2Ｔ期間のパルスが発生される（第
２図ｃ参照）。モノマルチバイブレータ３の出力
は面積比較型の位相比較回路４に入力される。こ
の回路４の入力側には、電圧制御発振回路７の出
力（クロツクパルス）（デユーテイーは50％）も
印加されている。
システムの場合に於いて、FEM信号と称されて
いる）が、極性反転回路２に印加されると、第２
図ｂに示す様に、入力信号の極性が反転する度
に、パルスが発生される。この極性反転検出パル
ス（第２図ｂ）にてモノマルチバイブレータ３が
トリガされ1/2Ｔ期間のパルスが発生される（第
２図ｃ参照）。モノマルチバイブレータ３の出力
は面積比較型の位相比較回路４に入力される。こ
の回路４の入力側には、電圧制御発振回路７の出
力（クロツクパルス）（デユーテイーは50％）も
印加されている。
さて、第２図イに示す状態は位相が遅れている
状態である。このとき、位相比較回路４から位相
遅れを示すパルスＤ（第２図ｄ参照）が出力され
る。このパルスＤはチヤージポンプ回路５に印加
され、以つて、ローパスフイルタ６の出力にて、
クロツクパルス（PLLCK）（第２図ｆ参照）の
周波数が高くなるように、電圧制御発振回路７が
制御される。第２図ロに示す状態は、位相が若干
遅れている状態である。このとき、パルスＵ（第
２図ｅ参照）も生じるが、パルスＤ（第２図ｄ）
の方が巾が広い。それ故、クロツクパルス
（PLLCK）の周波数が高くなるように電圧制御
発振回路７は制御される。第２図ハは同期だけ一
致した状態（即ち、周波数は一致していない状
態）である。このとき、パルスＤとパルスＵの巾
は等しく、チヤージポンプ回路５は駆動されず、
クロツクパルス（PLLCK）の周波数は変化しな
い。この状態がクロツクパルス（PLLCK）の周
波数が定常より高いものとすれば、第２図ニの状
態に於いて、位相が進んだ状態となる。このと
き、パルスＵの巾の方が広くなりクロツクパルス
（PLLCK）の周波数が低下するように電圧制御
発振回路７は制御される。第２図ホは完全に位相
が一致した状態である。
状態である。このとき、位相比較回路４から位相
遅れを示すパルスＤ（第２図ｄ参照）が出力され
る。このパルスＤはチヤージポンプ回路５に印加
され、以つて、ローパスフイルタ６の出力にて、
クロツクパルス（PLLCK）（第２図ｆ参照）の
周波数が高くなるように、電圧制御発振回路７が
制御される。第２図ロに示す状態は、位相が若干
遅れている状態である。このとき、パルスＵ（第
２図ｅ参照）も生じるが、パルスＤ（第２図ｄ）
の方が巾が広い。それ故、クロツクパルス
（PLLCK）の周波数が高くなるように電圧制御
発振回路７は制御される。第２図ハは同期だけ一
致した状態（即ち、周波数は一致していない状
態）である。このとき、パルスＤとパルスＵの巾
は等しく、チヤージポンプ回路５は駆動されず、
クロツクパルス（PLLCK）の周波数は変化しな
い。この状態がクロツクパルス（PLLCK）の周
波数が定常より高いものとすれば、第２図ニの状
態に於いて、位相が進んだ状態となる。このと
き、パルスＵの巾の方が広くなりクロツクパルス
（PLLCK）の周波数が低下するように電圧制御
発振回路７は制御される。第２図ホは完全に位相
が一致した状態である。
ところで従来技術に於いては、極性反転検出回
路やモノマルチバイブレータに、コンデンサを必
要とする為、デジタルIC化に適さないという不
都合があつた。本発明は、斯かる不都合を解消す
るものであり、IC化に適したクロツクパルス発
生回路を提供するものである。
路やモノマルチバイブレータに、コンデンサを必
要とする為、デジタルIC化に適さないという不
都合があつた。本発明は、斯かる不都合を解消す
るものであり、IC化に適したクロツクパルス発
生回路を提供するものである。
本発明は、入力デジタル信号の極性変化後のク
ロツクパルスの立上り、立下りに応答して異なる
二種類のパルスを発生させ、このパルスに応答し
て電圧制御発振回路を制御する構成としたもので
ある。
ロツクパルスの立上り、立下りに応答して異なる
二種類のパルスを発生させ、このパルスに応答し
て電圧制御発振回路を制御する構成としたもので
ある。
第３図は、本発明の実施例を示しており、電圧
制御発振回路２０の出力を分周回路２１にて1/2
分周することにより得られるクロツクパルス
（PLLCK）（第４図ｂ参照）及び入力デイジタル
信号（第４図ａ参照）は論理回路１０に入力され
る。論理回路１０はＤ型フリツプ・フロツプ１
１，１２、インバータ１３、アンドゲード１４，
１５，１６，１７及びオアゲート１８，１９より
構成されている。
制御発振回路２０の出力を分周回路２１にて1/2
分周することにより得られるクロツクパルス
（PLLCK）（第４図ｂ参照）及び入力デイジタル
信号（第４図ａ参照）は論理回路１０に入力され
る。論理回路１０はＤ型フリツプ・フロツプ１
１，１２、インバータ１３、アンドゲード１４，
１５，１６，１７及びオアゲート１８，１９より
構成されている。
フリツプ・フロツプ１１はクロツクパルス
（PLLCK）の立上りに応答してデータ入力を取
込む。従つてその出力Ｑは第４図Ｃに示す通りで
ある。フリツプ・フロツプ１２はクロツクパルス
（PLLCK）の立下り（フリツプ・フロツプ２１
の出力の立上り）に応答してデータ入力を取込
む。従つて、その出力Ｑは第４図ｄに示す通りで
ある。アンドゲート１４，１６は入力信号（第４
図ａ）がハイレベルのとき駆動し得る状態にあ
り、アンドゲート１５，１７はローレベルのとき
である。
（PLLCK）の立上りに応答してデータ入力を取
込む。従つてその出力Ｑは第４図Ｃに示す通りで
ある。フリツプ・フロツプ１２はクロツクパルス
（PLLCK）の立下り（フリツプ・フロツプ２１
の出力の立上り）に応答してデータ入力を取込
む。従つて、その出力Ｑは第４図ｄに示す通りで
ある。アンドゲート１４，１６は入力信号（第４
図ａ）がハイレベルのとき駆動し得る状態にあ
り、アンドゲート１５，１７はローレベルのとき
である。
従つて、入力信号（第４図ａ）の極性が変化し
た直後に生じるクロツクパルス（PLLCK）（第
４図ｂ）の立上りまたは立下りに応答して、パル
スＤまたはパルスＵが論理回路１０より出力され
る。即ち、入力信号（第４図ａ）の極性の変化直
後のクロツクパルス（PLLCK）の変化が立上り
である場合にはパルスＤが（第４図イ及びｅ参
照）、またクロツクパルス（PLLCK）の変化が
立下りである場合にはパルスＵが出力される（第
４図ロ及びｆ参照）。
た直後に生じるクロツクパルス（PLLCK）（第
４図ｂ）の立上りまたは立下りに応答して、パル
スＤまたはパルスＵが論理回路１０より出力され
る。即ち、入力信号（第４図ａ）の極性の変化直
後のクロツクパルス（PLLCK）の変化が立上り
である場合にはパルスＤが（第４図イ及びｅ参
照）、またクロツクパルス（PLLCK）の変化が
立下りである場合にはパルスＵが出力される（第
４図ロ及びｆ参照）。
パルスＤ（第４図ｅ）によりトランスフアゲー
ト２２ａが導通すると、ローパスフイルタ２３の
入力側は接地され、電圧制御発振回路２０は発振
周波数が低下するように制御される。パルスＵ
（第４図ｆ）によりトランスフアーゲート２２ｂ
が導通すると、ローパスフイルタ２３の入力側に
プラス電圧が印加され、電圧制御発振回路２０
は、発振周波数が上昇するように制御される。
ト２２ａが導通すると、ローパスフイルタ２３の
入力側は接地され、電圧制御発振回路２０は発振
周波数が低下するように制御される。パルスＵ
（第４図ｆ）によりトランスフアーゲート２２ｂ
が導通すると、ローパスフイルタ２３の入力側に
プラス電圧が印加され、電圧制御発振回路２０
は、発振周波数が上昇するように制御される。
電圧制御発振回路の発振周波数が所定周波数近
傍となつた状態に於いて、今、位相が大きく進ん
でいるとすると、入力信号の立上り及び立下りの
タイミングは常にクロツクパルスのローレベル期
間に一致することとなり、周波数ダウンを指示す
るパルスＤ（第４図ｅ）が連続して出現し、周波
数を下げることにより位相を合せようとする。
傍となつた状態に於いて、今、位相が大きく進ん
でいるとすると、入力信号の立上り及び立下りの
タイミングは常にクロツクパルスのローレベル期
間に一致することとなり、周波数ダウンを指示す
るパルスＤ（第４図ｅ）が連続して出現し、周波
数を下げることにより位相を合せようとする。
逆に位相が大きく遅れている場合には、入力信
号の立上り及び立下りのタイミングは常にクロツ
クパルスのハイレベル期間に一致することとな
り、周波数アツプを指示するパルスＵ（第４図ｆ）
が連続して出現し、周波数を上げることにより位
相を合せようとする。
号の立上り及び立下りのタイミングは常にクロツ
クパルスのハイレベル期間に一致することとな
り、周波数アツプを指示するパルスＵ（第４図ｆ）
が連続して出現し、周波数を上げることにより位
相を合せようとする。
そして、安定した状態に於いては、アツプ及び
ダウン指示パルスが交互に出現し、微かな位相づ
れの範囲で振動することになる。
ダウン指示パルスが交互に出現し、微かな位相づ
れの範囲で振動することになる。
本発明に係るクロツクパルス発生回路１にあつ
ては、前述した如く、位相が安定した状態に於い
ても入力信号ａの極性変化がある毎に、必ず、パ
ルスＤまたはＵが出力される。従つて発生される
クロツクパルス（PLLCK）は絶えず変動するこ
とになる。しかしながら、電圧制御発振回路２０
として変化範囲の狭いもの（例えば、±３％）を
使用すれば、斯かる変動を実用上、何等問題のな
い範囲内のものとすることができる。
ては、前述した如く、位相が安定した状態に於い
ても入力信号ａの極性変化がある毎に、必ず、パ
ルスＤまたはＵが出力される。従つて発生される
クロツクパルス（PLLCK）は絶えず変動するこ
とになる。しかしながら、電圧制御発振回路２０
として変化範囲の狭いもの（例えば、±３％）を
使用すれば、斯かる変動を実用上、何等問題のな
い範囲内のものとすることができる。
尚、従来装置に於いても、入力信号の変化は最
大11Tの期間生じない場合があるものだから変化
範囲の狭い電圧制御発振回路を必要としたもので
ある。
大11Tの期間生じない場合があるものだから変化
範囲の狭い電圧制御発振回路を必要としたもので
ある。
本発明に係る回路は、ローパスフイルタを除い
て全て論理回路で構成することができるので、デ
ジタル信号IC化が容易である。
て全て論理回路で構成することができるので、デ
ジタル信号IC化が容易である。
第１図は従来回路を示す図、第２図はその動作
波形図、第３図は本発明に係る回路を示す図、第
４図はその動作波形図である。 １０は論理回路、２０は電圧制御発振回路、２
２ａ，２２ｂはトランスフアーゲート、２３はロ
ーパスフイルタ。
波形図、第３図は本発明に係る回路を示す図、第
４図はその動作波形図である。 １０は論理回路、２０は電圧制御発振回路、２
２ａ，２２ｂはトランスフアーゲート、２３はロ
ーパスフイルタ。
Claims (1)
- 【特許請求の範囲】 １ 入力デジタル信号に同期したクロツクパルス
を発生させる為の回路であつて、周波数の変化範
囲の狭い電圧制御発振回路を設けると共にこの電
圧制御発振回路の出力であるクロツクパルスと入
力デジタル信号とを入力する論理回路を設け、 この論理回路を、入力デジタル信号の極性変化
後のクロツクパルスの立上り及び立下りに応答し
て、位相が不一致の場合には、これを補正する方
向の周波数アツプ指示又は周波数ダウン指示パル
スを連続的に出力し、位相が一致する場合には周
波数アツプ指示パルスと周波数ダウン指示パルス
を交互に出力するよう構成し、この２種類のパル
スの応答して前期電圧制御発振回路を制御するこ
とによりクロツクパルスの同期を制御する構成と
したクロツクパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196417A JPS5986333A (ja) | 1982-11-08 | 1982-11-08 | クロツクパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196417A JPS5986333A (ja) | 1982-11-08 | 1982-11-08 | クロツクパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5986333A JPS5986333A (ja) | 1984-05-18 |
| JPH0331016B2 true JPH0331016B2 (ja) | 1991-05-02 |
Family
ID=16357503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196417A Granted JPS5986333A (ja) | 1982-11-08 | 1982-11-08 | クロツクパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986333A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926447A (en) * | 1988-11-18 | 1990-05-15 | Hewlett-Packard Company | Phase locked loop for clock extraction in gigabit rate data communication links |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894240A (ja) * | 1981-11-30 | 1983-06-04 | Nec Home Electronics Ltd | クロツクパルス発生回路 |
-
1982
- 1982-11-08 JP JP57196417A patent/JPS5986333A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5894240A (ja) * | 1981-11-30 | 1983-06-04 | Nec Home Electronics Ltd | クロツクパルス発生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5986333A (ja) | 1984-05-18 |
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