JPH06343040A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH06343040A JPH06343040A JP5131637A JP13163793A JPH06343040A JP H06343040 A JPH06343040 A JP H06343040A JP 5131637 A JP5131637 A JP 5131637A JP 13163793 A JP13163793 A JP 13163793A JP H06343040 A JPH06343040 A JP H06343040A
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- phase
- loop filter
- circuit
- signal
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】 （修正有）
【目的】特に入力信号の転送レートが低速から高速に変
化した場合に、ＰＬＬ回路の制御定数が最適となる領域
以外の部分においても、位相差電流変換係数Ｋｐの大き
さが位相差電流変換回路の立上がり特性と立ち下がり特
性により、非線形に変化する現象を防止し、安定的に動
作させる。 【構成】例えばＨＤＤからの再生信号ＲＳである連続す
る入力信号を時分割し、第１，第２の入力信号をそれぞ
れを第１，第２の位相比較器１０ａ，１０ｂに入力す
る。第１，第２の位相比較器１０ａ，１０ｂからの出力
信号は、第１，第２のチャージポンプ回路２０ａ，２０
ｂと第１，第２のループフィルタ３０ａ，３０ｂにより
構成される第１，第２のループフィルタ系に入力され
る。加算回路３１は第１のループフィルタ系と第２のル
ープフィルタ系の各出力信号を加算し、この加算結果で
ある制御電圧ＶＬをＶＣＯに出力する。
化した場合に、ＰＬＬ回路の制御定数が最適となる領域
以外の部分においても、位相差電流変換係数Ｋｐの大き
さが位相差電流変換回路の立上がり特性と立ち下がり特
性により、非線形に変化する現象を防止し、安定的に動
作させる。 【構成】例えばＨＤＤからの再生信号ＲＳである連続す
る入力信号を時分割し、第１，第２の入力信号をそれぞ
れを第１，第２の位相比較器１０ａ，１０ｂに入力す
る。第１，第２の位相比較器１０ａ，１０ｂからの出力
信号は、第１，第２のチャージポンプ回路２０ａ，２０
ｂと第１，第２のループフィルタ３０ａ，３０ｂにより
構成される第１，第２のループフィルタ系に入力され
る。加算回路３１は第１のループフィルタ系と第２のル
ープフィルタ系の各出力信号を加算し、この加算結果で
ある制御電圧ＶＬをＶＣＯに出力する。
Description
【０００１】
【産業上の利用分野】本発明は、例えば磁気ディスク装
置のデータ再生回路に使用されるＰＬＬ回路に関する。
置のデータ再生回路に使用されるＰＬＬ回路に関する。
【０００２】
【従来の技術】従来、例えばハードディスク装置（ＨＤ
Ｄ）等の磁気ディスク装置には、ヘッドによりディスク
からリードしたリード信号をリードデータに再生するデ
ータ再生回路が設けられている。データ再生回路では、
リード信号を２値化した再生信号の周波数，位相を安定
化させるためにＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）回路が使用されている。
Ｄ）等の磁気ディスク装置には、ヘッドによりディスク
からリードしたリード信号をリードデータに再生するデ
ータ再生回路が設けられている。データ再生回路では、
リード信号を２値化した再生信号の周波数，位相を安定
化させるためにＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）回路が使用されている。
【０００３】ＰＬＬ回路は基本的には、図４に示すよう
に、位相比較器１、電流変換回路２、ループフィルタ
３、電圧制御発振器（ＶＣＯ）４および分周回路５から
なる。位相比較器１は、入力信号である再生信号（２値
化信号）ＲＳと分周回路５から出力される帰還信号（以
下ビットレートクロックＦＢと称する）との位相差（周
波数差）を検出し、その位相差に応じたパルス信号ＰＣ
を出力する。即ち、位相比較器１は実際には、位相／周
波数比較器であり、位相だけでなく周波数比較器として
も機能する回路である。パルス信号ＰＣは、通常では入
力信号ＲＳの位相が遅れているときは正パルスであり、
進んでいるときは負パルスである。
に、位相比較器１、電流変換回路２、ループフィルタ
３、電圧制御発振器（ＶＣＯ）４および分周回路５から
なる。位相比較器１は、入力信号である再生信号（２値
化信号）ＲＳと分周回路５から出力される帰還信号（以
下ビットレートクロックＦＢと称する）との位相差（周
波数差）を検出し、その位相差に応じたパルス信号ＰＣ
を出力する。即ち、位相比較器１は実際には、位相／周
波数比較器であり、位相だけでなく周波数比較器として
も機能する回路である。パルス信号ＰＣは、通常では入
力信号ＲＳの位相が遅れているときは正パルスであり、
進んでいるときは負パルスである。
【０００４】電流変換回路２はチャージポンプ回路を有
し、パルス信号ＰＣのパルス幅に応じた電流をループフ
ィルタ３に供給する。ループフィルタ３はコンデンサと
抵抗を有するローパスフィルタであり、コンデンサにチ
ャージ／ディスチャージにされる電流に応じた制御電圧
ＶＬを出力する。即ち、ループフィルタ３は一種の積分
回路であり、パルス信号ＰＣを平均化して制御電圧（直
流電圧）に変換するための回路である。ＶＣＯ４は制御
電圧ＶＬに応じた発振周波数のパルス信号ＶＯを出力す
る。分周回路５は、ＶＣＯ４の出力信号ＶＯを分周（例
えば２分周）したビットレートクロックＦＢを出力す
る。
し、パルス信号ＰＣのパルス幅に応じた電流をループフ
ィルタ３に供給する。ループフィルタ３はコンデンサと
抵抗を有するローパスフィルタであり、コンデンサにチ
ャージ／ディスチャージにされる電流に応じた制御電圧
ＶＬを出力する。即ち、ループフィルタ３は一種の積分
回路であり、パルス信号ＰＣを平均化して制御電圧（直
流電圧）に変換するための回路である。ＶＣＯ４は制御
電圧ＶＬに応じた発振周波数のパルス信号ＶＯを出力す
る。分周回路５は、ＶＣＯ４の出力信号ＶＯを分周（例
えば２分周）したビットレートクロックＦＢを出力す
る。
【０００５】このような構成によりＰＬＬ回路は、入力
信号ＲＳの周波数ｆｒとビットレートクロックＦＢの周
波数ｆｏとが一致するように、ＶＣＯ４の発振周波数を
制御電圧ＶＬにより制御し、両者の周波数と位相とが一
致したときにロックする。データ再生回路では、周波
数，位相が安定化したＶＣＯ４の出力信号ＶＯを利用し
てデータ再生処理を実行する。
信号ＲＳの周波数ｆｒとビットレートクロックＦＢの周
波数ｆｏとが一致するように、ＶＣＯ４の発振周波数を
制御電圧ＶＬにより制御し、両者の周波数と位相とが一
致したときにロックする。データ再生回路では、周波
数，位相が安定化したＶＣＯ４の出力信号ＶＯを利用し
てデータ再生処理を実行する。
【０００６】ところで、ＨＤＤのデータ再生回路に使用
されるＰＬＬ回路の位相比較器１は、実際には、図５に
示すように、各信号ＲＳ，ＦＢの位相差に比例したパル
ス幅のパルス信号ＰＣ１と位相差に無関係なパルス信号
ＰＣ２からなるパルス信号ＰＣを出力する。パルス信号
ＰＣ２は、パルス信号ＰＣ１と対になって、ビットレー
トクロックＦＢの周期Ｔｂの１／２に相当するパルス幅
の信号である。
されるＰＬＬ回路の位相比較器１は、実際には、図５に
示すように、各信号ＲＳ，ＦＢの位相差に比例したパル
ス幅のパルス信号ＰＣ１と位相差に無関係なパルス信号
ＰＣ２からなるパルス信号ＰＣを出力する。パルス信号
ＰＣ２は、パルス信号ＰＣ１と対になって、ビットレー
トクロックＦＢの周期Ｔｂの１／２に相当するパルス幅
の信号である。
【０００７】このようなＰＬＬ回路では、立ち下がり位
相のビットレートクロックＦＢと立上がり位相の再生信
号ＲＳとが所定の時定数により同期するように、適正な
制御定数である位相差電流変換係数Ｋｐが設定されてい
る。電流変換回路２ではチャージポンプ回路は、位相比
較器１からのパルス信号ＰＣ１のパルス幅に相当する期
間に、係数Ｋｐに対応する電流をループフィルタ３のコ
ンデンサにチャージする（供給する）ように動作する。
また、チャージポンプ回路は、位相比較器１からのパル
ス信号ＰＣ２のパルス幅に相当する期間に、係数Ｋｐに
対応する電流をループフィルタ３のコンデンサからディ
スチャージする（吸収する）ように動作する。このと
き、図５に示すように、チャージポンプ回路の出力電流
波形は、パルス信号ＰＣ１に応じたパルス波形ＩＣ１と
パルス信号ＰＣ２に応じたパルス波形ＩＣ２からなる。
相のビットレートクロックＦＢと立上がり位相の再生信
号ＲＳとが所定の時定数により同期するように、適正な
制御定数である位相差電流変換係数Ｋｐが設定されてい
る。電流変換回路２ではチャージポンプ回路は、位相比
較器１からのパルス信号ＰＣ１のパルス幅に相当する期
間に、係数Ｋｐに対応する電流をループフィルタ３のコ
ンデンサにチャージする（供給する）ように動作する。
また、チャージポンプ回路は、位相比較器１からのパル
ス信号ＰＣ２のパルス幅に相当する期間に、係数Ｋｐに
対応する電流をループフィルタ３のコンデンサからディ
スチャージする（吸収する）ように動作する。このと
き、図５に示すように、チャージポンプ回路の出力電流
波形は、パルス信号ＰＣ１に応じたパルス波形ＩＣ１と
パルス信号ＰＣ２に応じたパルス波形ＩＣ２からなる。
【０００８】
【発明が解決しようとする課題】前記のような従来のＰ
ＬＬ回路において、例えばＨＤＤのデータ転送レートが
高いときに、再生信号ＲＳとビットレートクロックＦＢ
との位相差が大きさにより、制御定数の一つである位相
差電流変換係数Ｋｐが変化する現象が発生する。具Ｅ的
には、図５に示すように位相比較結果のパルス幅（パル
ス信号ＰＣ１）が小さくなり、パルス波形ＩＣ１中の波
形５０のように、電流値の大きさが飽和領域まで達しな
い位相比較結果が多数発生する事態となることがある。
このため、位相差電流変換係数Ｋｐの値が位相比較結果
により変化し、位相差電流変換回路２の立上がり特性と
立ち下がり特性により、非線形に変化する現象が発生し
て、ＰＬＬ回路の動作が不安定になる問題がある。
ＬＬ回路において、例えばＨＤＤのデータ転送レートが
高いときに、再生信号ＲＳとビットレートクロックＦＢ
との位相差が大きさにより、制御定数の一つである位相
差電流変換係数Ｋｐが変化する現象が発生する。具Ｅ的
には、図５に示すように位相比較結果のパルス幅（パル
ス信号ＰＣ１）が小さくなり、パルス波形ＩＣ１中の波
形５０のように、電流値の大きさが飽和領域まで達しな
い位相比較結果が多数発生する事態となることがある。
このため、位相差電流変換係数Ｋｐの値が位相比較結果
により変化し、位相差電流変換回路２の立上がり特性と
立ち下がり特性により、非線形に変化する現象が発生し
て、ＰＬＬ回路の動作が不安定になる問題がある。
【０００９】このような問題は、例えばＺＢＲ（Ｚｏｎ
ｅ Ｂｉｔ Ｒｅｃｏｒｄｉｎｇ）方式のＨＤＤのデー
タ再生回路のＰＬＬ回路に発生する。即ち、ＺＢＲ方式
では、転送レートが一定になる特定ゾーンで、内周側と
外周側とでは記録密度が異なる結果、そのゾーンのサイ
ズによっては位相差電流変換係数Ｋｐが最適となる領域
以外の部分が発生する。このため、有限の立上がり時間
と立ち下がり時間を加算した大きさにより、位相比較結
果のパルス幅が小さくなる現象が、磁気記録の特性上で
発生するパターンピークシフト量の大きさの違いによっ
て、特定の割合で増加する。
ｅ Ｂｉｔ Ｒｅｃｏｒｄｉｎｇ）方式のＨＤＤのデー
タ再生回路のＰＬＬ回路に発生する。即ち、ＺＢＲ方式
では、転送レートが一定になる特定ゾーンで、内周側と
外周側とでは記録密度が異なる結果、そのゾーンのサイ
ズによっては位相差電流変換係数Ｋｐが最適となる領域
以外の部分が発生する。このため、有限の立上がり時間
と立ち下がり時間を加算した大きさにより、位相比較結
果のパルス幅が小さくなる現象が、磁気記録の特性上で
発生するパターンピークシフト量の大きさの違いによっ
て、特定の割合で増加する。
【００１０】本発明の目的は、特に入力信号の転送レー
トが低速から高速に変化した場合に、ＰＬＬ回路の制御
定数が最適となる領域以外の部分においても、位相差電
流変換係数Ｋｐの大きさが位相差電流変換回路の立上が
り特性と立ち下がり特性により、非線形に変化する現象
を防止し、実際的に安定的に動作するＰＬＬ回路を提供
することにある。
トが低速から高速に変化した場合に、ＰＬＬ回路の制御
定数が最適となる領域以外の部分においても、位相差電
流変換係数Ｋｐの大きさが位相差電流変換回路の立上が
り特性と立ち下がり特性により、非線形に変化する現象
を防止し、実際的に安定的に動作するＰＬＬ回路を提供
することにある。
【００１１】
【課題を解決するための手段】本発明は、位相比較器、
位相差電流変換回路、ループフィルタおよび電圧制御発
振器を有し、前記位相比較器の入力信号と前記電圧制御
発振器の出力信号に基づいた帰還信号との周波数，位相
を同調させるＰＬＬ回路において、第１の位相比較手段
からの出力信号を入力する第１の位相差電流変換手段と
第１のループフィルタ手段とが接続されてなる第１のル
ープフィルタ系回路手段、第２の位相比較手段からの出
力信号を入力する第２の位相差電流変換手段と第２のル
ープフィルタ手段とが接続されてなる第２のループフィ
ルタ系回路手段、および第１のループフィルタ系回路手
段と第２のループフィルタ系回路手段の各出力信号を加
算し、この加算結果である制御電圧を電圧制御発振器に
出力する加算手段を有するＰＬＬ回路である。
位相差電流変換回路、ループフィルタおよび電圧制御発
振器を有し、前記位相比較器の入力信号と前記電圧制御
発振器の出力信号に基づいた帰還信号との周波数，位相
を同調させるＰＬＬ回路において、第１の位相比較手段
からの出力信号を入力する第１の位相差電流変換手段と
第１のループフィルタ手段とが接続されてなる第１のル
ープフィルタ系回路手段、第２の位相比較手段からの出
力信号を入力する第２の位相差電流変換手段と第２のル
ープフィルタ手段とが接続されてなる第２のループフィ
ルタ系回路手段、および第１のループフィルタ系回路手
段と第２のループフィルタ系回路手段の各出力信号を加
算し、この加算結果である制御電圧を電圧制御発振器に
出力する加算手段を有するＰＬＬ回路である。
【００１２】
【作用】本発明では、連続する入力信号を時分割し、第
１の入力信号と第２の入力信号のそれぞれを第１の位相
比較手段と第２の位相比較手段に入力する。第１の位相
比較手段からの出力信号を入力する第１の位相差電流変
換手段と第１のループフィルタ手段とにより、第１のル
ープフィルタ系が構成される。また、第２の位相比較手
段からの出力信号を入力する第２の位相差電流変換手段
と第２のループフィルタ手段とにより、第２のループフ
ィルタ系が構成される。加算手段は、第１のループフィ
ルタ系と第２のループフィルタ系の各出力信号を加算
し、この加算結果である制御電圧を電圧制御発振器に出
力する。
１の入力信号と第２の入力信号のそれぞれを第１の位相
比較手段と第２の位相比較手段に入力する。第１の位相
比較手段からの出力信号を入力する第１の位相差電流変
換手段と第１のループフィルタ手段とにより、第１のル
ープフィルタ系が構成される。また、第２の位相比較手
段からの出力信号を入力する第２の位相差電流変換手段
と第２のループフィルタ手段とにより、第２のループフ
ィルタ系が構成される。加算手段は、第１のループフィ
ルタ系と第２のループフィルタ系の各出力信号を加算
し、この加算結果である制御電圧を電圧制御発振器に出
力する。
【００１３】
【実施例】以下図面を参照して本発明の実施例を説明す
る。図１と図２は同実施例に係わるＰＬＬ回路の要部を
示すブロック図、および図３は同実施例の動作を説明す
るためのタイミングチャートである。
る。図１と図２は同実施例に係わるＰＬＬ回路の要部を
示すブロック図、および図３は同実施例の動作を説明す
るためのタイミングチャートである。
【００１４】同実施例のＰＬＬ回路は、第１の位相比較
器１０ａと第２の位相比較器１０ｂを有する位相比較器
１０、電流変換回路を構成する第１，第２のチャージポ
ンプ回路２０ａ，２０ｂ、第１，第２のループフィルタ
３０ａ，３０ｂおよび加算回路３１を備えている。
器１０ａと第２の位相比較器１０ｂを有する位相比較器
１０、電流変換回路を構成する第１，第２のチャージポ
ンプ回路２０ａ，２０ｂ、第１，第２のループフィルタ
３０ａ，３０ｂおよび加算回路３１を備えている。
【００１５】位相比較器１０は、第１，第２の位相比較
器１０ａ，１０ｂ以外に、ビットレートクロックＦＢを
２分周するためのＤ型フリップフロップ１０ｃを有す
る。フリップフロップ１０ｃは、ビットレートクロック
ＦＢを分周した信号Ｑを第２の位相比較器１０ｂのイネ
ーブル端子（ＥＮＢ）に出力し、その反転信号（Ｑバ
ー）を第１の位相比較器１０ａのイネーブル端子（ＥＮ
Ｂ）に出力する。第１，第２の位相比較器１０ａ，１０
ｂはそれぞれ、時分割した再生信号ＲＳとビットレート
クロックＦＢと称する）との位相差（周波数差）を検出
する。
器１０ａ，１０ｂ以外に、ビットレートクロックＦＢを
２分周するためのＤ型フリップフロップ１０ｃを有す
る。フリップフロップ１０ｃは、ビットレートクロック
ＦＢを分周した信号Ｑを第２の位相比較器１０ｂのイネ
ーブル端子（ＥＮＢ）に出力し、その反転信号（Ｑバ
ー）を第１の位相比較器１０ａのイネーブル端子（ＥＮ
Ｂ）に出力する。第１，第２の位相比較器１０ａ，１０
ｂはそれぞれ、時分割した再生信号ＲＳとビットレート
クロックＦＢと称する）との位相差（周波数差）を検出
する。
【００１６】第１のチャージポンプ回路２０ａは、スイ
ッチＳＷ１，ＳＷ２および定電流源２１ａ〜２１ｃを有
する。また、第２のチャージポンプ回路２０ｂは、スイ
ッチＳＷ３，ＳＷ４および定電流源２１ｄ〜２１ｆを有
する。第１のチャージポンプ回路２０ａは、第１の位相
比較器１０ａから出力されるパルス信号ＰＣ１０と位相
差に無関係なパルス信号ＰＣ２０に応じて、第１のルー
プフィルタ３０ａに電流ＩＣ１（チャージ電流）を供給
し、または第１のループフィルタ３０ａから電流ＩＤ１
（ディスチャージ電流）を吸収する。一方、第２のチャ
ージポンプ回路２０ｂは、第２の位相比較器１０ｂから
出力されるパルス信号ＰＣ１１と位相差に無関係なパル
ス信号ＰＣ２１に応じて、第２のループフィルタ３０ｂ
に電流ＩＣ２（チャージ電流）を供給し、または第２の
ループフィルタ３０ｂから電流ＩＤ２（ディスチャージ
電流）を吸収する。
ッチＳＷ１，ＳＷ２および定電流源２１ａ〜２１ｃを有
する。また、第２のチャージポンプ回路２０ｂは、スイ
ッチＳＷ３，ＳＷ４および定電流源２１ｄ〜２１ｆを有
する。第１のチャージポンプ回路２０ａは、第１の位相
比較器１０ａから出力されるパルス信号ＰＣ１０と位相
差に無関係なパルス信号ＰＣ２０に応じて、第１のルー
プフィルタ３０ａに電流ＩＣ１（チャージ電流）を供給
し、または第１のループフィルタ３０ａから電流ＩＤ１
（ディスチャージ電流）を吸収する。一方、第２のチャ
ージポンプ回路２０ｂは、第２の位相比較器１０ｂから
出力されるパルス信号ＰＣ１１と位相差に無関係なパル
ス信号ＰＣ２１に応じて、第２のループフィルタ３０ｂ
に電流ＩＣ２（チャージ電流）を供給し、または第２の
ループフィルタ３０ｂから電流ＩＤ２（ディスチャージ
電流）を吸収する。
【００１７】第１のループフィルタ３０ａは、コンデン
サＣ１と抵抗Ｒ４からなるローパスフィルタ（ＬＰＦ）
回路である。第２のループフィルタ３０ｂは、コンデン
サＣ２と抵抗Ｒ５からなるＬＰＦ回路である。加算回路
３１は演算増幅器からなり、第１のループフィルタ３０
ａの出力電圧Ｖ１と第２のループフィルタ３０ｂの出力
電圧Ｖ２とを加算し、加算結果である電圧ＶＬを次段の
ＶＣＯ（図４の４）に出力する。
サＣ１と抵抗Ｒ４からなるローパスフィルタ（ＬＰＦ）
回路である。第２のループフィルタ３０ｂは、コンデン
サＣ２と抵抗Ｒ５からなるＬＰＦ回路である。加算回路
３１は演算増幅器からなり、第１のループフィルタ３０
ａの出力電圧Ｖ１と第２のループフィルタ３０ｂの出力
電圧Ｖ２とを加算し、加算結果である電圧ＶＬを次段の
ＶＣＯ（図４の４）に出力する。
【００１８】次に、同実施例の動作を説明する。ＨＤＤ
では、ヘッドによりディスクに記録されたデータがリー
ドされて、このリード信号がデータ再生回路によりリー
ドデータに再生される。データ再生回路では、ＰＬＬ回
路によりリード信号を２値化した再生信号の周波数，位
相を安定化させる。
では、ヘッドによりディスクに記録されたデータがリー
ドされて、このリード信号がデータ再生回路によりリー
ドデータに再生される。データ再生回路では、ＰＬＬ回
路によりリード信号を２値化した再生信号の周波数，位
相を安定化させる。
【００１９】同実施例のＰＬＬ回路では、位相比較器１
０の第１，第２の位相比較器１０ａ，１０ｂは２値化し
た再生信号ＲＳを入力し、ビットレートクロックＦＢと
の位相差（周波数差）を検出する。ビットレートクロッ
クＦＢは、図４に示すように、ＶＣＯ４の出力信号ＶＯ
を２分周する分周回路５からの帰還信号である。
０の第１，第２の位相比較器１０ａ，１０ｂは２値化し
た再生信号ＲＳを入力し、ビットレートクロックＦＢと
の位相差（周波数差）を検出する。ビットレートクロッ
クＦＢは、図４に示すように、ＶＣＯ４の出力信号ＶＯ
を２分周する分周回路５からの帰還信号である。
【００２０】フリップフロップ１０ｃは、図３に示すよ
うに、ビットレートクロックＦＢをクロック入力とし
て、ビットレートクロックＦＢを２分周した信号Ｑおよ
びこの反転信号（Ｑバー）を出力する。第１，第２の位
相比較器１０ａ，１０ｂは、フリップフロップ１０ｃか
らの出力信号Ｑと反転信号（Ｑバー）に同期して、時分
割した再生信号ＲＳを入力し、ビットレートクロックＦ
Ｂとの位相比較動作を実行する。即ち、第１の位相比較
器１０ａは、再生信号ＲＳの奇数ビットとビットレート
クロックＦＢとの位相比較動作を実行する。一方、第２
の位相比較器１０ｂは、再生信号ＲＳの偶数ビットとビ
ットレートクロックＦＢとの位相比較動作を実行する。
うに、ビットレートクロックＦＢをクロック入力とし
て、ビットレートクロックＦＢを２分周した信号Ｑおよ
びこの反転信号（Ｑバー）を出力する。第１，第２の位
相比較器１０ａ，１０ｂは、フリップフロップ１０ｃか
らの出力信号Ｑと反転信号（Ｑバー）に同期して、時分
割した再生信号ＲＳを入力し、ビットレートクロックＦ
Ｂとの位相比較動作を実行する。即ち、第１の位相比較
器１０ａは、再生信号ＲＳの奇数ビットとビットレート
クロックＦＢとの位相比較動作を実行する。一方、第２
の位相比較器１０ｂは、再生信号ＲＳの偶数ビットとビ
ットレートクロックＦＢとの位相比較動作を実行する。
【００２１】第１の位相比較器１０ａは、再生信号ＲＳ
の奇数ビットとビットレートクロックＦＢとの位相を比
較し、再生信号ＲＳがビットレートクロックＦＢに対し
て進み位相の状態時には、位相差パルス信号ＰＣ１０の
パルス幅を位相差パルス信号ＰＣ２０のパルス幅より進
み位相分だけ大きくして、位相差パルス信号ＰＣ１０を
出力する。また、逆に遅れ位相の場合には、遅れ位相分
だけ小さくして、位相差パルス信号ＰＣ１０を出力す
る。
の奇数ビットとビットレートクロックＦＢとの位相を比
較し、再生信号ＲＳがビットレートクロックＦＢに対し
て進み位相の状態時には、位相差パルス信号ＰＣ１０の
パルス幅を位相差パルス信号ＰＣ２０のパルス幅より進
み位相分だけ大きくして、位相差パルス信号ＰＣ１０を
出力する。また、逆に遅れ位相の場合には、遅れ位相分
だけ小さくして、位相差パルス信号ＰＣ１０を出力す
る。
【００２２】第１のチャージポンプ回路２０ａでは、位
相差パルス信号ＰＣ１０のパルス幅に相当する期間に、
スイッチＳＷ１がオフとなる。したがって、定電流源２
１ａからの電流ＩＣ１が第１のループフィルタ３０ａの
コンデンサＣ１にチャージされる。これにより、図３に
示すように、第１のループフィルタ３０ａの出力電圧Ｖ
１はコンデンサＣ１と抵抗Ｒ４の時定数に応じて増大す
る。一方、第１のチャージポンプ回路２０ａでは、第１
の位相比較器１０ａからの位相差パルス信号ＰＣ２０の
パルス幅に相当する期間に、スイッチＳＷ２がオンとな
る。したがって、定電流源２１ｂの容量分だけ、第１の
ループフィルタ３０ａのコンデンサＣ１から電流ＩＤ１
が放電（ディスチャージ）する。これにより、図３に示
すように、第１のループフィルタ３０ａの出力電圧Ｖ１
はコンデンサＣ１と抵抗Ｒ４の時定数に応じて減少す
る。
相差パルス信号ＰＣ１０のパルス幅に相当する期間に、
スイッチＳＷ１がオフとなる。したがって、定電流源２
１ａからの電流ＩＣ１が第１のループフィルタ３０ａの
コンデンサＣ１にチャージされる。これにより、図３に
示すように、第１のループフィルタ３０ａの出力電圧Ｖ
１はコンデンサＣ１と抵抗Ｒ４の時定数に応じて増大す
る。一方、第１のチャージポンプ回路２０ａでは、第１
の位相比較器１０ａからの位相差パルス信号ＰＣ２０の
パルス幅に相当する期間に、スイッチＳＷ２がオンとな
る。したがって、定電流源２１ｂの容量分だけ、第１の
ループフィルタ３０ａのコンデンサＣ１から電流ＩＤ１
が放電（ディスチャージ）する。これにより、図３に示
すように、第１のループフィルタ３０ａの出力電圧Ｖ１
はコンデンサＣ１と抵抗Ｒ４の時定数に応じて減少す
る。
【００２３】同様に、第２の位相比較器１０ｂは、再生
信号ＲＳの偶数ビットとビットレートクロックＦＢとの
位相を比較し、再生信号ＲＳがビットレートクロックＦ
Ｂに対して進み位相の状態時には、位相差パルス信号Ｐ
Ｃ１１のパルス幅を位相差パルス信号ＰＣ２１のパルス
幅より進み位相分だけ大きくして、位相差パルス信号Ｐ
Ｃ１１を出力する。また、逆に遅れ位相の場合には、遅
れ位相分だけ小さくして、位相差パルス信号ＰＣ１１を
出力する。
信号ＲＳの偶数ビットとビットレートクロックＦＢとの
位相を比較し、再生信号ＲＳがビットレートクロックＦ
Ｂに対して進み位相の状態時には、位相差パルス信号Ｐ
Ｃ１１のパルス幅を位相差パルス信号ＰＣ２１のパルス
幅より進み位相分だけ大きくして、位相差パルス信号Ｐ
Ｃ１１を出力する。また、逆に遅れ位相の場合には、遅
れ位相分だけ小さくして、位相差パルス信号ＰＣ１１を
出力する。
【００２４】第２のチャージポンプ回路２０ｂでは、位
相差パルス信号ＰＣ１１のパルス幅に相当する期間に、
スイッチＳＷ３がオフとなる。したがって、定電流源２
１ｄからの電流ＩＣ２が第２のループフィルタ３０ｂの
コンデンサＣ２にチャージされる。これにより、図３に
示すように、第２のループフィルタ３０ｂの出力電圧Ｖ
２はコンデンサＣ２と抵抗Ｒ５の時定数に応じて増大す
る。一方、第２のチャージポンプ回路２０ｂでは、第２
の位相比較器１０ｂからの位相差パルス信号ＰＣ２１の
パルス幅に相当する期間に、スイッチＳＷ４がオンとな
る。したがって、定電流源２１ｅの容量分だけ、第２の
ループフィルタ３０ｂのコンデンサＣ２から電流ＩＤ２
が放電（ディスチャージ）する。これにより、図３に示
すように、第２のループフィルタ３０ｂの出力電圧Ｖ２
はコンデンサＣ２と抵抗Ｒ５の時定数に応じて減少す
る。
相差パルス信号ＰＣ１１のパルス幅に相当する期間に、
スイッチＳＷ３がオフとなる。したがって、定電流源２
１ｄからの電流ＩＣ２が第２のループフィルタ３０ｂの
コンデンサＣ２にチャージされる。これにより、図３に
示すように、第２のループフィルタ３０ｂの出力電圧Ｖ
２はコンデンサＣ２と抵抗Ｒ５の時定数に応じて増大す
る。一方、第２のチャージポンプ回路２０ｂでは、第２
の位相比較器１０ｂからの位相差パルス信号ＰＣ２１の
パルス幅に相当する期間に、スイッチＳＷ４がオンとな
る。したがって、定電流源２１ｅの容量分だけ、第２の
ループフィルタ３０ｂのコンデンサＣ２から電流ＩＤ２
が放電（ディスチャージ）する。これにより、図３に示
すように、第２のループフィルタ３０ｂの出力電圧Ｖ２
はコンデンサＣ２と抵抗Ｒ５の時定数に応じて減少す
る。
【００２５】加算回路３１は、第１のループフィルタ３
０ａの出力電圧Ｖ１と第２のループフィルタ３０ｂの出
力電圧Ｖ２とを加算し、加算結果である電圧ＶＬを次段
のＶＣＯ（図４の４）に出力する。ここで、電圧ＶＬは
「ＶＬ＝−Ｒ３（（Ｖ１／Ｒ１）＋（Ｖ２／Ｒ２））」
である。
０ａの出力電圧Ｖ１と第２のループフィルタ３０ｂの出
力電圧Ｖ２とを加算し、加算結果である電圧ＶＬを次段
のＶＣＯ（図４の４）に出力する。ここで、電圧ＶＬは
「ＶＬ＝−Ｒ３（（Ｖ１／Ｒ１）＋（Ｖ２／Ｒ２））」
である。
【００２６】このようにして、位相比較器１０を第１，
第２の位相比較器１０ａ，１０ｂにより構成し、連続し
て入力される再生信号ＲＳを時分割してそれぞれ位相比
較動作し、各位相比較結果に基づいた第１のループフィ
ルタ３０ａと第２のループフィルタ３０ｂの各出力電圧
Ｖ１，Ｖ２を加算して、次段のＶＣＯの制御電圧ＶＬを
生成する。この場合、再生信号ＲＳの例えば奇数ビット
の位相比較領域を、図３に示すように、ビットレートク
ロックＦＢの周期Ｔｂの約１．５倍程度に大きくする。
この位相比較領域により位相比較した結果が、奇数ビッ
トでは位相差パルス信号ＰＣ１０，ＰＣ２０となる。言
い換えれば、位相比較結果のパルス幅を大きくすること
により、位相比較結果により変化する位相差電流変換係
数Ｋｐの値が、位相差電流変換回路２の立上がり特性と
立ち下がり特性により、非線形に変化する現象を防止す
ることができる。具体的には、再生信号ＲＳの転送レー
トが低速から高速に変化した場合に、位相差電流変換係
数Ｋｐが最適となる領域以外の部分においても、位相差
電流変換係数Ｋｐの値が、位相差電流変換回路２の立上
がり特性と立ち下がり特性により、非線形に変化する現
象を防止することができる。
第２の位相比較器１０ａ，１０ｂにより構成し、連続し
て入力される再生信号ＲＳを時分割してそれぞれ位相比
較動作し、各位相比較結果に基づいた第１のループフィ
ルタ３０ａと第２のループフィルタ３０ｂの各出力電圧
Ｖ１，Ｖ２を加算して、次段のＶＣＯの制御電圧ＶＬを
生成する。この場合、再生信号ＲＳの例えば奇数ビット
の位相比較領域を、図３に示すように、ビットレートク
ロックＦＢの周期Ｔｂの約１．５倍程度に大きくする。
この位相比較領域により位相比較した結果が、奇数ビッ
トでは位相差パルス信号ＰＣ１０，ＰＣ２０となる。言
い換えれば、位相比較結果のパルス幅を大きくすること
により、位相比較結果により変化する位相差電流変換係
数Ｋｐの値が、位相差電流変換回路２の立上がり特性と
立ち下がり特性により、非線形に変化する現象を防止す
ることができる。具体的には、再生信号ＲＳの転送レー
トが低速から高速に変化した場合に、位相差電流変換係
数Ｋｐが最適となる領域以外の部分においても、位相差
電流変換係数Ｋｐの値が、位相差電流変換回路２の立上
がり特性と立ち下がり特性により、非線形に変化する現
象を防止することができる。
【００２７】図２は位相比較器１０と周辺回路の具体例
を示すブロック図である。位相比較器１０の第１の位相
比較器１０ａは、フリップフロップ１００〜１０２およ
びナンド回路１０３〜１０５からなる。一方、第２の位
相比較器１０ｂは、フリップフロップ１０６〜１０８お
よびナンド回路１０９〜１１１からなる。ここで、ブロ
ック２００は、第１，第２のチャージポンプ回路２０
ａ，２０ｂ、第１，第２のループフィルタ３０ａ，３０
ｂ、加算回路３１およびＶＣＯ４を便宜的に合体したも
のである。フリップフロップ１１２，１１３とナンド回
路１１４は、リードゲート信号ＲＧを分周する回路であ
る。リードゲート信号ＲＧは再生信号ＲＳの位相比較動
作を行なう領域を指示するための信号である。
を示すブロック図である。位相比較器１０の第１の位相
比較器１０ａは、フリップフロップ１００〜１０２およ
びナンド回路１０３〜１０５からなる。一方、第２の位
相比較器１０ｂは、フリップフロップ１０６〜１０８お
よびナンド回路１０９〜１１１からなる。ここで、ブロ
ック２００は、第１，第２のチャージポンプ回路２０
ａ，２０ｂ、第１，第２のループフィルタ３０ａ，３０
ｂ、加算回路３１およびＶＣＯ４を便宜的に合体したも
のである。フリップフロップ１１２，１１３とナンド回
路１１４は、リードゲート信号ＲＧを分周する回路であ
る。リードゲート信号ＲＧは再生信号ＲＳの位相比較動
作を行なう領域を指示するための信号である。
【００２８】フリップフロップ１００，１０６の各デー
タ入力端子Ｄには、再生信号ＲＳを奇数ビットと偶数ビ
ットに分離するためのビットレートクロックＦＢを２分
周した信号（フリップフロップ１０ｃの出力信号）が入
力される。フリップフロップ１１３は、２値化した再生
信号ＲＳに同期した出力信号Ｑをナンド回路１０４，１
０５，１１０，１１１の各ゲート信号として出力する。
タ入力端子Ｄには、再生信号ＲＳを奇数ビットと偶数ビ
ットに分離するためのビットレートクロックＦＢを２分
周した信号（フリップフロップ１０ｃの出力信号）が入
力される。フリップフロップ１１３は、２値化した再生
信号ＲＳに同期した出力信号Ｑをナンド回路１０４，１
０５，１１０，１１１の各ゲート信号として出力する。
【００２９】
【発明の効果】以上詳述したように本発明によれば、特
に入力信号の転送レートが低速から高速に変化した場合
に、ＰＬＬ回路の制御定数が最適となる領域以外の部分
においても、位相差電流変換係数Ｋｐの大きさが位相差
電流変換回路の立上がり特性と立ち下がり特性により、
非線形に変化する現象を防止し、実際的に安定的に動作
するＰＬＬ回路を提供することができる。
に入力信号の転送レートが低速から高速に変化した場合
に、ＰＬＬ回路の制御定数が最適となる領域以外の部分
においても、位相差電流変換係数Ｋｐの大きさが位相差
電流変換回路の立上がり特性と立ち下がり特性により、
非線形に変化する現象を防止し、実際的に安定的に動作
するＰＬＬ回路を提供することができる。
【図１】本発明の実施例に係わるＰＬＬ回路の要部を示
すブロック図。
すブロック図。
【図２】同実施例に係わるＰＬＬ回路の位相比較器の要
部を示すブロック図。
部を示すブロック図。
【図３】同実施例の動作を説明するためのタイミングチ
ャート。
ャート。
【図４】従来のＰＬＬ回路の構成を説明するためのブロ
ック図。
ック図。
【図５】従来のＰＬＬ回路の動作を説明するためのタイ
ミングチャート。
ミングチャート。
１，１０，１０ａ，１０ｂ…位相比較器、２…電流変換
回路、３，３０ａ，３０ｂ…ループフィルタ、４…ＶＣ
Ｏ、５…分周回路、２０ａ，２０ｂ…チャージポンプ回
路、３１…加算回路。
回路、３，３０ａ，３０ｂ…ループフィルタ、４…ＶＣ
Ｏ、５…分周回路、２０ａ，２０ｂ…チャージポンプ回
路、３１…加算回路。
Claims (2)
- 【請求項１】 位相比較器、位相差電流変換回路、ルー
プフィルタおよび電圧制御発振器を有し、前記位相比較
器の入力信号と前記電圧制御発振器の出力信号に基づい
た帰還信号との周波数，位相を同調させるＰＬＬ回路に
おいて、 前記入力信号を時分割した第１の入力信号と第２の入力
信号のそれぞれを入力とする第１の位相比較手段および
第２の位相比較手段と、 前記第１の位相比較手段からの出力信号を入力する第１
の位相差電流変換手段と第１のループフィルタ手段とが
接続されてなる第１のループフィルタ系回路手段と、 前記第２の位相比較手段からの出力信号を入力する第２
の位相差電流変換手段と第２のループフィルタ手段とが
接続されてなる第２のループフィルタ系回路手段と、 前記第１のループフィルタ系回路手段と前記第２のルー
プフィルタ系回路手段の各出力信号を加算し、この加算
結果である制御電圧を前記電圧制御発振器に出力する加
算手段とを具備したことを特徴とするＰＬＬ回路。 - 【請求項２】 位相比較器、位相差電流変換回路、ルー
プフィルタおよび電圧制御発振器を有し、前記位相比較
器の入力信号と前記電圧制御発振器の出力信号に基づい
た帰還信号との周波数，位相を同調させるＰＬＬ回路に
おいて、 前記入力信号を時分割した第１の入力信号と第２の入力
信号のそれぞれを入力とする第１の位相比較手段および
第２の位相比較手段と、 前記第１の位相比較手段からの出力信号に応じた電流を
出力する第１のチャージポンプ回路手段と、 この第１のチャージポンプ回路手段からの電流に応じた
前記電圧制御発振器用の制御電圧を出力する第１のルー
プフィルタ手段と、 前記第２の位相比較手段からの出力信号に応じた電流を
出力する第２のチャージポンプ回路手段と、 この第２のチャージポンプ回路手段からの電流に応じた
前記電圧制御発振器用の制御電圧を出力する第２のルー
プフィルタ手段と、 前記第１のループフィルタ手段と前記第２のループフィ
ルタ手段の各出力信号を加算し、この加算結果である制
御電圧を前記電圧制御発振器に出力する加算手段とを具
備したことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131637A JPH06343040A (ja) | 1993-06-02 | 1993-06-02 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131637A JPH06343040A (ja) | 1993-06-02 | 1993-06-02 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06343040A true JPH06343040A (ja) | 1994-12-13 |
Family
ID=15062717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5131637A Pending JPH06343040A (ja) | 1993-06-02 | 1993-06-02 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06343040A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826248B2 (en) | 2000-03-27 | 2004-11-30 | Kabushiki Kaisha Toshiba | Phase locked loop circuit |
| US6853223B2 (en) | 2002-03-08 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Phase comparator and clock recovery circuit |
-
1993
- 1993-06-02 JP JP5131637A patent/JPH06343040A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6826248B2 (en) | 2000-03-27 | 2004-11-30 | Kabushiki Kaisha Toshiba | Phase locked loop circuit |
| US6853223B2 (en) | 2002-03-08 | 2005-02-08 | Matsushita Electric Industrial Co., Ltd. | Phase comparator and clock recovery circuit |
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