KR100221885B1 - 클럭 추출 회로 - Google Patents

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Abstract

본 발명은 클럭 추출 회로에 관한 것으로서, 예를 들면 데이타 레코더의 재생계에 적용하기 위한 것이다.
본 발명은 셀프 클럭 방식으로 전송되는 입력 데이타에 포함되는 클럭을 추출하는 개선된 클럭 추출 회로에 관한 것이다.

Description

클럭 추출 회로
제1도는 본 발명에 의한 클럭 추출 회로의 한 실시예를 도시하는 블록도.
제2도는 데이타 재생 장치를 도시하는 블록도.
제3도는 종래의 클럭 추출 회로를 도시하는 블록도.
제4a도 내지 제4c도는 그 동작의 설명에 제공하는 타이밍 챠트.
제5도는 데이타 윈도우 발생 회로를 도시하는 접속도.
제6도는 위상 비교 회로를 도시하는 접속도.
* 도면의 주요부분에 대한 부호의 설명
8, 20 : 클럭 추출 회로 9, 21 : 데이타 윈도우 발생 회로
10 : 위상 비교 회로 11, 23 : VCO
12 : LPF 22 : 비율 제어 회로
본 발명은 클럭 추출 회로에 관해서, 예를 들면 데이타 레코더의 재생계에 적용하여 가장 적합한 것이다.
본 발명은, 클럭 추출 회로에 있어서, 입력 데이타를 기준으로 하여 소정 펄스폭에서 발생된 윈도우 펄스 및 제어 전압에 의해 발생된 기준 클럭의 위상에 의해 기준 클럭의 주파수를 제어할때에, 윈도우 펄스의 펄스폭 및 기준 클럭의 주파수를 입력 데이타의 전송비에 의해 설환하도록 하므로서, 입력 데이타의 전송 비율이 가변된 경우에도 곧바로 폐쇄하여 안정하게 입력 데이타에 포함되는 클럭을 추출할 수 있다.
종래, 자기 테이프 위에 희망하는 정보 데이타를 기록하여 재생하는 데이타 레코더에 있어서는, 정보 데이타가 클럭을 포함해서 변조된 자기 테이프 위에 기록되어, 재생시에 재생 디지털 신호에 포함되는 클럭을 추출하는 말하자면 셀프 클럭 방식에 의한 데이타 전송이 채용되고 있으며, 이 클럭에 의해 재생 디지털 신호를 복조하여 정보 데이타를 얻도록 되어 있다.
즉, 제2도에 도시하는 바와 같이 데이타 레코더의 데이타 재생 장치(1)에 있어서는, 자기 테이프(2)에 기록된 정보 데이타가 헤드(3)에 의해 독출된후, 헤드 증폭 회로(4) 및 코라이져 회로(5)를 통해서 재생 RF 신호 SRF로하여 비교 회로 구성의 2 값화 회로(6)에 입력된다.
이 2값화 회로(6)에는 소정의 기준 전압 VREF이 공급되고 있으며, 이에 의해 재생 RF 신호 SRF를 기준 전압 VREF의 레벨에 의해 2값화하여, 이 결과 얻어지는 입력 데이타 DTIN가 D 플립 플롭(7)의 입력단 D에 입력됨과 함께 클럭 추출 회로(8)에 입력된다.
이 결과, 클럭 추출 회로(8)는 입력 데이타 DTIN에 동기한 클럭 CK을 추출하여, 이것을 D 플립 플롭(7)의 클럭단에 공급함과 함께, 뒷단의 디지털 신호 처리 회로(도시 않음)로 송출한다.
D 플립 플롭(7)은 클럭 CK에 의한 타이밍에서 입력 데이타 DTIN의 동기화를 행하여, 이 결과 얻어지는 입력 데이타 DTIN1를 디지털 신호 처리 회로로 송출한다.
이같이 하여 디지털 신호 처리 회로는 클럭 CK의 타이밍에 의거해서, 입력 데이타 DTIN1의 복조 처리를 실행하여, 이와 같이 하여 복조 데이타를 재생할 수 있도록 되어 있다.
이 클럭 추출 회로(8)는 제3도에 도시하는 바와 같이, 데이타 윈도우 발생 회로(9), 위상 비교 회로(10), 전압 제어형 발진기(VCO, 11) 및 저역 통과 필터(LPF, 12)를 포함하는 위상 폐쇄 루프(PLL)로 구성되어 있다.
실제상 입력 데이타 DTIN(제4a도)는 데이타 윈도우 발생 회로(9)에 입력되어, 이 결과 입력 데이타 DTIN의 입상 및 입하 에지의 타이밍으로, 소정 펄스폭으로 입상 데이타 윈도우 펄스 DTWD(제4b도)를 발생하여, 이것이 위상 비교 회로(10)에 입력된다.
또한 이 위상 비교 회로(10)에는 VCO(11)에서 발생하여, 입력 데이타 DTIN에 포함되는 클럭에 거의 같은 클럭 CK (제 4c도)이 입력되어 있다.
이에 의해 위상 비교 회로(10)는 예를 들면 시점 tO에서 t2로 표시하는 바와 같이, 데이타 윈도우 펄스 DTWD의 입상 펄스의 중앙의 시점 t1의 타이밍으로 클럭 CK 이 입상하는 에러 전압 VER1을 발생하여, 이것을 LPF12 를 통하여 평균값화하여 평균 에러 전압 VER2으로서 VCO(11)의 발진 주파수를 제어한다.
이와 같이 하여 이 클럭 추출 회로(8)는 입력 데이타 DTIN에 포함되는 클럭에 위상이 동기한 클럭 CK을 추출하여, 이것을 송출할 수 있도록 되어 있다.
여기에서 데이타 윈도우 발생 회로(9)는 제9도에 도시하는 바와 같이, 저항 R1, 콘덴서 C1 및 증폭 회로(9A)로 형성되는 지연 회로와 배타적 논리 합 회로(9B)로 구성되어 있으며, 입력 데이타 DTIN와 소정 몫 지연된 지연 데이타 DTIND와의 사이에서 배타적 논리 합 연산이 실행되어, 데이타 윈도우 펄스 DTWD를 발생하도록 되어 있다.
또한 위상 비교 회로(10)는 제6도에 도시하는 바와 같이, 전원 Vcc 및 어스 사이에 제1의 전류원(10A), 제1, 제2의 스위치 회로 SWA, SWB및 제2의 전류원(10B)이 직렬 접속되어, 제1 및 제2의 스위치 회로 SWA및 SWB의 접속 중점이 콘덴서 C2를 통해서 접지됨과 함께 증폭 회로(10C)를 통해서 에러 전압 VER1로서 송출된다.
실제상 이 위상 비교 회로(10)에 있어서는 데이타 윈도우 펄스 DTWD및 클럭 CK에 의해 제1 및 제2의 스위치 제어 신호 CNTA및 CNTB를 발생하여, 제1 및 제2의 스위치 회로 SWA및 SWB를 절환 제어하여, 위상 비교 동작을 실행할 수 있도록 되어 있다.
즉 이 제1 및 제2의 스위치 제어 신호 CNTA및 CNTB에 의해, 제1 및 제2의 스위치 회로 SWA및 SWB는 데이타 윈도우 펄스 DTWD가 논리「L」레벨을 갖는 기간동안 모두 오프 상태로 제어되어 있다.
또한 데이타 윈도우 펄스 DTWD가 논리「H」레벨을 갖이고, 또한 클럭 CK이 논리「L」레벨을 갖는 기간(예를 들면 시점 tO내지 t1)동안, 제1의 스위치 회로 SWA만이 온 상태로 제어되어, 이에 의해 콘덴서 C2 가 충전된다.
또다시 데이타 윈도우 펄스 DTWD및 클럭 CK이 논리「H」레벨을 갖는 기간(예를 들면 시점 t1내지 t2)동안, 제1의 스위치 회로 SWA가 오프 상태로 제어되어 제2의 스위치 회로 SWB가 온 상태로 제어되어, 이에 의해 콘덴서 C2 가 방전된다.
이와 같이 하여 클럭 CK 및 데이타 윈도우 펄스 DTWD의 위상이 일치하여, 클럭 CK 의 입상 에지가 데이타 윈도우 펄스 DTWD의 입상 펄스의 중앙의 타이밍에 존재할 때, 콘덴서 C2 의 충전 기간과 방전 기간이 같고, 이 결과 증폭 회로(10C)를 통해서 값「O」의 에러 전압 VER1이 송출된다.
이에 대해서 클럭 CK 및 데이타 윈도우 펄스 DTWD의 위상이 벗어나면, 콘덴서 C2 의 충전 기간 또는 방전 기간의 밸런스가 벗어나, 콘덴서 C2 양단의 평균 전압이 변화하므로서, 증폭 회로(10C)를 통해서 그 전압 몫에 의한 에러 전압 VER1이 송출된다.
이와 같이 하여 이 클럭 추출 회로(8)의 경우, 클럭 CK 이 데이타 윈도우 펄스 DTWD의 입상 펄스의 중앙의 타이밍에서 입상하도록 제어하여, 입력 데이타 DTIN에 포함되는 클럭에 위상이 동기한 클럭 CK 을 송출할 수 있도록 되어 있다.
그런데 이같은 구성의 데이타 재생 장치(1)에 있어서는, 예를 들면 자기 테이프(2)의 주행 속도 및 헤드(3)가 장착된 드럼의 회전 속도등을 제어하여, 자기 테이프(2)의 기록 트랙 방향에 대한 헤드(3)의 상대 속도를 유지한 상태에서, 입력 데이타 DTIN의 전송 비율을 1/1배속으로 되는 표준 비율에서 1/2배속, 1/4배속, 1/8배속, 1/16배속, 1/24배속으로 형성되는 저속 비율로 가변할 수 있도록 된 것이 있다.
그러나 이와 같은 입력 데이타 DTIN의 전송 비율이 예를 들면 1/1배속에서 1/2배속으로 가변된 경우, 1/1배속으로 적용한 데이타 윈도우 DTWD의 입상 펄스폭으로, 1/2배속의 전송 비율로 형성되는 입력 데이타 DTIN를 폐쇄시키려면, 단위 시간내에 있어서 데이타 윈도우 DTWD의 입상 펄스수가 1/2배로 적어지므로서, 콘덴서 C2에 대한 충방전이 충분하게 행해지지 않고, PLL이 폐쇄할때까지의 시간이 길어져 안정성이 예화하는 문제가 있었다.
본 발명은 이상의 점을 고려하여 이루어진 것으로, 입력 데이타의 전송 비율이 가변된 경우에도 곧바로 폐쇄하여 입력 데이타에 포함되는 클럭을 추출할 수 있는 클럭 추출 회로를 제안하려는 것이다.
이와 같은 과제를 해결하기 위해 본 발명에 있어서는, 셀프 클럭 방식으로 전송되는 입력 데이타 DTIN에 포함되는 클럭을 추출하는 클럭 추출 회로(20)에 있어서, 입력 데이타 DTIN의 입상 및 또는 입하의 타이밍을 기준으로 하여 입상 또는 입하, 소정 펄스폭으로 형성되는 윈도우 펄스 DTWD1를 발생하는 윈도우 발생 수단(21)과, 제어 전압 VER1, VER2에 의해 소정의 주파수의 기준 클럭 CK1을 발생하는 전압 제어형 발진 수단(23)과, 기준 클럭 CK1및 윈도우 펄스 DTWD1의 위상을 비교하여, 그 위상차에 의한 제어 전압 VER1, VER2을 발생하여 전압 제어형 발진 수단(23)으로 귀환하여, 기준 클럭 CK1의 주파수를 제어하는 위상 비교 수단(10)을 설치해, 윈도우 펄스 DTWD1의 펄스폭 및 기준 클럭 CK1의 주파수를 입력 데이타 DTIN의 전송 비율 CRT에 의해 절환하도록 하였다.
윈도우 펄스 DTWD1의 펄스폭 및 기준 클럭 CK1의 주파수를, 입력 데이타 DTIN의 전송 비율 CRT에 의해 절환하도록 하므로서, 입력 데이타 DTIN의 전송 비율 CRT가 가변된 경우에도 곧바로 폐쇄하여 안정하게 입력 데이타 DTIN에 포함되는 클럭 CK1를 추출할 수 있다.
다음 도면에 대해서, 본 발명의 한 실시예를 상술한다.
제3도와의 대응 부분에 동일 부호를 붙여서 도시하는 제1도에 있어서, (20)은 전체로서 본 발명에 의한 클럭 추출 회로를 도시하고, 입력 데이타 DTIN가 데이타 윈도우 발생 회로(21)에 입력된다.
이 데이타 윈도우 발생 회로(21)는 저항 R10, 각각 일단이 제1, 제2의 스위치 회로(21A, 21B)를 통해서 접지된 제1, 제2의 콘덴서(C10, C11) 및 증폭 회로(21C)로 형성되는 지연 회로와 배타적 논리 합 회로(21D)로 구성되어 있으며, 입력 데이타 DTIN와 소정 몫 지연된 지연 데이타 DTIND1과의 사이에서 배타적 논리 합 연산이 실행되어, 이 결과 데이타 윈도우 펄스 DTWD1를 발생하도록 되어 있다.
이 실시예의 경우, 입력 데이타 DTIN에 의해 조작 입력된 전송 비율 CRT이, 예를 들면 시스템 제어 회로(도시 않음)를 통해서 비율 제어 회로(22)에 입력되어 있다.
비율 제어 회로(22)는 전송 비율 CRT에 의해서 제어 신호 CNT1,CNT2를 발생하여, 데이타 윈도우 발생 회로(21)의 제1 및 제2의 스위치 회로(21A 및 21B)를 선택 제어한다.
이 결과 증폭 회로(21C)에서 출력되는 지연 데이타 DTIND1의 지연량이 콘덴서 용량에 의해 절환되어, 이에 의해 데이타 윈도우 펄스 DTWD1의 입상 펄스폭을 전송 비율 CRT에 의해 절환할 수 있도록 되어 있다.
이와 같이 입력 데이타 DTIN의 전송 비율 CRT이 예를 들면 1/1배속에서 1/2배속으로 가변된 경우에도, 이 1/2배속의 전송 비율 CRT에 적응한 데이타 윈도우 DTWD1로, 클럭 CK1을 입력 데이타 DTIN에 폐쇄시킬수가 있어, 이와 같이 하여 곧바로 PLL을 폐쇄시킬 수 있음과 함께 안정하게 입력 데이타 DTIN에 포함되는 클럭을 추출할 수 있다.
또한 이 클럭 추출 회로(20)의 경우, VCO(23)에도 입력 데이타 DTIN의 전송 비율 CRT이 입력되어, 이 전송 비율 CRT에 의해 클럭 CK1의 주파수를 절환 제어하므로서, 전체로서 의사 폐쇄등의 발생을 미연에 방지하여, 안정하게 입력 데이타 DTIN의 셀프 클럭을 추출하여 클럭 CK1을 얻도록 되어 있다.
이상의 구성에 따르면, 윈도우 펄스의 펄스폭 및 기준 클럭의 주파수를, 입력 데이타의 전송 비율에 의해 절환하도록 하므로서, 입력 데이타의 전송 비율이 가변된 경우에도 곧바로 폐쇄하여 안정하게 입력 데이타에 포함되는 클럭을 추출할 수 있는 클럭 추출 회로를 실현할 수 있다.
또한 상술한 실시예에 있어서는, 윈도우 펄스가 입력 데이타 DTIN의 입상 및 입하 에지의 타이밍으로 입상하는 경우에 대해서 상술하였으나, 윈도우 펄스는 이것에 한하지 않고, 입력 데이타 DTIN의 입상 또는 입하 에지의 어떠한 타이밍으로 입상하도록 하여도 좋고, 또다시 이 타이밍으로 윈도우 펄스가 입하하도록 하여도 좋다.
또한 상술한 실시예에 있어서는, 윈도우 펄스 입력 데이타 DTIN의 에지의 타이밍으로 입상하도록 한 경우에 대해서 상술하였으나, 윈도우 펄스의 입상은, 이것에 대신하여 입력 데이타 DTIN의 에지를 기준으로 하여 소정량만큼 지연한 타이밍으로 입상하도록 하여도 좋다.
또다시 상술한 실시예에 있어서는, 윈도우 펄스의 펄스폭을 지연 회로의 복수의 콘덴서를 절환하여 가변하였으나, 이에 대신하여 가변 용량형 다이오드등을 제어하여 지연량을 가변 제어하도록 하여도 좋다.
또한 상술한 실시예에 있어서는, 입력 데이타와 이 입력 데이타를 지연한 지연 데이타와의 배타적 논리 합 연산을 실행하여, 윈도우 펄스를 발생하는 경우에 대해서 기술하였으나, 윈도우 펄스는 이것에 한하지 않고, 입력 데이타 DTIN의 에지를 기준으로 하여 발생하여 펄스폭을 가변할 수 있도록 하면, 멀티 바이브레이터등을 사용하여도 상술한 실시예와 같은 효과를 실현할 수 있다.
또다시 상술한 실시예에 있어서는, 본 발명을 데이타 레코더의 재생계에 적용한 경우에 대해서 상술하였으나, 본 발명은 이것에 한하지 않고, 요는 셀프 클럭 방식으로 전송되는 입력 데이타에 포함되는 클럭을 추출하는 경우에 널리 적용하여 가장 적합한 것이다.
상술하는 바와 같이 본 발명에 의하면, 입력 데이타를 기준으로 하여 소정 펄스폭으로 발생된 윈도우 펄스 및 제어 전압에 의해 발생된 기준 클럭의 위상에 의해서 기준 클럭의 주파수를 제어할때에, 윈도우 펄스의 펄스폭 및 기준 클럭의 주파수를 입력 데이타의 전송 비율에 의해서 절환하도록 하므로서, 입력 데이타의 전송 비율이 가변된 경우에도 곧바로 폐쇄하여 안정하게 입력 데이타에 포함되는 클럭을 추출할 수 있는 클럭 추출 회로를 실현할 수 있다.

Claims (1)

  1. 셀프 클럭 방식으로 전송되는 입력 데이타에 포함되는 클럭을 추출하는 클럭 추출 회로에 있어서, 상기한 입력 데이타의 입상 및 또는 입하의 타이밍을 기준으로 하여 입상 또는 입하, 소정 펄스폭으로 형성되는 윈도우 펄스를 발생하는 윈도우 발생 수단과, 제어 전압에 따라서 소정 주파수의 기준 클럭을 발생하는 전압 제어형 발진 수단과, 상기 기준 클럭 및 상기 윈도우 펄스의 위상을 비교하여, 이 위상차에 의한 상기 제어 전압을 발생하여 상기 전압 제어형 발진 수단에 귀환하여, 상기 기준 클럭의 상기 주파수를 제어하는 위상 비교 수단을 갖추어, 상기 윈도우 펄스의 상기 펄스폭 및 상기 기준 클럭의 상기 주파수를, 상기 입력 데이타의 전송 비율에 의해 절환하도록 한 것을 특징으로 하는 클럭 추출 회로.
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