JP2859189B2

JP2859189B2 - タイミングエラー検出回路

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Publication number: JP2859189B2
Application number: JP7341635A
Authority: JP
Inventors: 伊藤　　博
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Priority date: 1995-12-27
Filing date: 1995-12-27
Publication date: 1999-02-17
Anticipated expiration: 2015-12-27
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Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はフリップフロップ回
路などのタイミングエラー検出回路に関し、特に入力信
号やタイミング制御信号の競合等の不可領域を検出する
タイミングエラー検出回路に関する。

【０００２】

【従来の技術】従来、このようなタイミングエラー検出
回路は、特開平４−３３５７２８号公報などで知られて
いるように、データを高速伝送するために、回線端末装
置や終端装置間のインターフェース回路として用いられ
ている。

【０００３】図５はかかる従来の一例を説明するための
タイミングエラー検出回路のブロック図である。図５に
示すように、このタイミングエラー検出回路１１ａは、
入力データ５を制御信号としてのタイミング信号６の立
ち上がり又は立ち下がりで読み込むとともに、出力デー
タ７として出力するフリップフロップ等の被測定回路１
に対して設けられるものであり、信号の競合等の不可領
域を検出する機能を備えている。つまり、被測定回路１
の出力データ７をチェックするのではなく、入力データ
５およびタイミング信号６に基ずく不可領域をチェック
するものである。この検出回路１１ａは、データ信号５
の立ち上がり又は立ち下がりをタイミングエラーと判定
する（いわゆる、不可領域の作成のための高周波信号を
発生させる）ために、タイミング信号６を２倍，４倍な
どに逓倍する逓倍回路３４と、タイミング信号６および
逓倍回路３４の逓倍出力３７を入力し、データ信号５の
立ち上がり又は立ち下がりをタイミングエラーと判定す
るタイミング不可領域を作成するためめの不可領域作成
回路３５と、データ信号５および不可領域作成回路３５
の出力信号３８を入力し、検出結果１０を出力するにあ
たり、不可領域でのエラーを検出する不可領域検出回路
３６とを備えている。

【０００４】すなわち、不可領域作成回路３５の主たる
回路機能は、シフトレジスタであり、そのシフトレジス
タの出力を用いて、不可領域を作成している。また、こ
の不可領域検出回路３６は、不可領域作成回路３５で作
成したタイミングエラーと判定する不可領域の中で、デ
ータ信号５が立ち上がっているか又は立ち下がっている
かを検出する回路である。

【０００５】図６は図５における不可領域作成時の各種
信号のタイミング図である。図６に示すように、不可領
域作成部３５で不可領域を作成するとき、例えば逓倍回
路３４でタイミング信号６に対し４倍の周波数の信号３
７を発生させて使用する場合、タイミング信号６を不可
領域作成部３５のシフトレジスタ（図示省略）により１
段シフトした内部信号６ａと２段シフトした内部信号６
ｂを作成する。この内部信号６ａの反転信号と内部信号
６ｂの論理積をとって不可領域作成部３５の出力信号３
８とし、そのハイレベル部分を不可領域とする。

【０００６】この例では、タイミング信号６の４倍の周
波数の信号を逓倍回路３４で発生させているが、４倍で
なければならないということはなく、より高周波の信号
を使用することも可能である。むしろ、高周波の信号を
使用した方が、不可領域を細かく設定できるので、精度
は良くなる。かかる高周波の信号を使用するときには、
それに応じたシフトレジスタを用意し、タイミング信号
６の立ち上がり又は立ち下がりに対して不可領域が発生
されるようにすればよい。

【０００７】また、不可領域検出部３６は、データ信号
５の立ち上がり又は立ち下がりの変化が不可領域作成部
３５の出力信号３８の不可領域のハイレベル出力時に起
こった場合、検出出力１０としてハイレベルを出力する
機能を持っている。要するに、データ信号５の立ち上が
り又は立ち下がりに同期して、不可領域作成部３５の出
力信号３８を読み込む回路である。

【０００８】このとき、データ信号５の立ち上がり又は
立ち下がりが不可領域の中にない場合、つまり被測定回
路１がタイミングエラーを発生していない場合、不可領
域検出部３６は、不可領域作成部３５の出力信号３８の
ロウレベルを読み込む。

【０００９】逆に、データ信号５の立ち上がり又は立ち
下がりが不可領域の中にある場合、つまり被測定回路１
がタイミングエラーを発生している場合、不可領域検出
部３６は、不可領域作成部３５の出力信号３８のハイレ
ベルを読み込む。

【００１０】図７（ａ），（ｂ）はそれぞれ図５におけ
るタイミングエラーの非発生時およびエラー発生時の各
種信号のタイミング図である。まず、図７（ａ）に示す
ように、タイミングエラーが発生していないときは、デ
ータ信号５の立ち上がり又は立ち下がりが不可領域作成
部３５の出力信号３８のロウレベル時にある。この場合
は、不可領域検出部３６の出力信号１０がロウレベルに
なることを示している。

【００１１】また、図７（ｂ）に示すように、タイミン
グエラーが発生しているときは、データ信号５の立ち上
がり又は立ち下がりが不可領域作成部３５の出力信号３
８のハイレベル時にある。この場合は、不可領域検出部
３６の出力信号１０がハイレベルになり、タイミングエ
ラーが検出されていることを示している。

【００１２】

【発明が解決しようとする課題】上述した従来のタイミ
ングエラー検出回路は、不可領域作成部を設けることに
より、タイミング信号に対し、データが立ち上がったり
又は立ち下がったりしたときに、タイミングエラーであ
る旨の判定を行うための不可領域を発生させている。し
かも、この不可領域の発生に際しては、タイミング信号
を逓倍する逓倍回路を用い、高周波の信号を作成する必
要がある。このため、不可領域検出部も高周波で動作さ
せることになり、不可領域検出部の消費電力を増大させ
るという欠点がある。

【００１３】また、不可領域作成部で不可領域を作成す
るには、シフトレジスタといった大型の回路を使用する
必要があり、不可領域検出部の素子数も大規模になると
いう欠点がある。例えば、不可領域検出部での素子数
は、少なくとも約７０素子数は必要である。

【００１４】さらに、エラー検出の精度を向上させるた
めには、不可領域を細かく設定しなければならないとい
う問題もある。この不可領域を細かく設定するために
は、逓倍回路で発生させる周波数をより高周波にすると
同時に、それに対応したシフトレジスタを用いる必要が
ある。したがって、これらに応じた検出回路部の回路規
模の増大および消費電力の上昇が避けられないという欠
点がある。

【００１５】その上、従来のタイミングエラー検出回路
は、データ信号およびタイミング信号を用いるだけであ
るので、すなわちタイミングエラーを検出する被測定回
路の出力信号をモニターしているわけではないため、被
測定回路の実際の動作を確認しているわけではない。こ
のため、不可領域作成時に、不可領域を大きく設定し、
タイミングスペックに対してマージンを持たせなければ
ならない。つまり、実際には、データ信号が読み込めて
いるタイミングであっても、エラーと判断する領域が発
生してしまうということになる。

【００１６】本発明の目的は、かかる素子数や消費電力
の増加を招いた逓倍回路および不可領域作成部を不要に
し、直接的に被試験回路の動作確認を行えるようにする
とともに、より正確なエラー検出を実現することのでき
るタイミングエラー検出回路を提供することにある。

【００１７】

【課題を解決するための手段】本発明のタイミングエラ
ー検出回路は、入力データをタイミング信号の立ち上が
り又は立ち下がりに同期して読み込み、処理した結果を
第１の出力データとして出力する被測定回路のタイミン
グエラーを判定する検出回路において、前記タイミング
信号に対して遅れ時間の許容スペック値を与えるスペッ
ク挿入回路と、前記被測定回路の前記第１の出力データ
を前記スペック挿入回路の出力の立ち上がり又は立ち下
がりに同期して読み込み、前記被測定回路と同様の処理
を行って第２の出力データを出力する信号処理検出部
と、前記被測定回路および前記信号処理検出部の前記第
１，第２の出力データを入力し、前記スペック挿入回路
の出力の立ち上がり又は立ち下がりに同期して前記被測
定回路のタイミングエラーを判定する判定回路とを有し
て構成される。

【００１８】また、本発明のタイミングエラー検出回路
におけるスペック挿入回路は、前記被測定回路の処理時
間に対応する遅延時間を発生させるための遅延回路で形
成することができる。

【００１９】また、本発明のタイミングエラー検出回路
における信号処理検出部は、前記被測定回路の前記第１
の出力データを読み込む際、前記スペック挿入回路の出
力をタイミング信号として読み込む１つのフリップフロ
ップ回路で形成することができる。

【００２０】さらに、本発明のタイミングエラー検出回
路における判定回路は、前記被測定回路の前記第１の出
力データおよび前記信号処理検出部の前記第２の出力デ
ータを入力するＥＸ−ＯＲゲートと、前記スペック挿入
回路の出力を所定タイミングだけ遅延させる遅延ゲート
と、前記ＥＸ−ＯＲゲートおよび前記遅延ゲートの出力
の論理積をとるＡＮＤゲートと、前記ＡＮＤゲートの出
力を保持するとともにエラー検出信号として出力するラ
ッチ回路とで構成することができる。

【００２１】また、本発明のタイミングエラー検出回路
における信号処理検出部は、前記被測定回路の前記第１
の出力データを読み込む際、前記スペック挿入回路の出
力をタイミング信号として読み込み、第２の出力データ
を出力する第１のフリップフロップ回路と、前記スペッ
ク挿入回路の出力をタイミング信号として前記入力デー
タを読み込み、第３の出力データを出力する第２のフリ
ップフロップ回路とで形成し、前記判定回路は、前記被
測定回路の前記第１の出力データと前記第１，第２のフ
リップフロップ回路からの前記第２，第３の出力データ
とを入力し、前記スペック挿入回路からの前記タイミン
グ信号に同期してタイミングエラーを判定するように構
成することができる。

【００２２】また、本発明のタイミングエラー検出回路
における判定回路は、前記被測定回路の前記第１の出力
データおよび前記信号処理検出部の前記第１のフリップ
フロップ回路の前記第２の出力データを入力する第１の
ＥＸ−ＯＲゲートと、前記被測定回路の前記第１の出力
データおよび前記信号処理検出部の前記第２のフリップ
フロップ回路の前記第３の出力データを入力する第２の
ＥＸ−ＯＲゲートと、前記第１および第２のＥＸ−ＯＲ
ゲートの出力の論理和をとるＯＲゲートと、前記スペッ
ク挿入回路の出力を所定タイミングだけ遅延させる遅延
ゲートと、前記ＯＲゲートおよび前記遅延ゲートの出力
の論理積をとるＡＮＤゲートと、前記ＡＮＤゲートの出
力を保持するとともにエラー検出信号として出力するラ
ッチ回路とで構成することができる。

【００２３】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を用いて詳細に説明する。

【００２４】図１は本発明の一実施の形態を示すタイミ
ングエラー検出回路図である。図１に示すように、本実
施の形態におけるタイミングエラー検出回路１１は、入
力データ５をタイミング信号６の立ち上がり又は立ち下
がりに同期して読み込み、処理した結果を第１の出力デ
ータ７として出力するフリップフロップ回路などの被測
定回路１のタイミングエラーを判定する回路である。こ
のエラー検出回路１１は、遅延回路１２などで構成し、
タイミング信号６に対して遅れ時間の許容スペック値を
与えるスペック挿入回路２と、被測定回路１の出力デー
タ７をスペック挿入回路２の出力８の立ち上がり又は立
ち下がりに同期して読み込み、被測定回路１と同様の処
理を行って出力データ９を出力する信号処理検出部３
と、被測定回路１および信号処理検出部３の出力データ
７，９を入力し、スペック挿入回路２の出力８の立ち上
がり又は立ち下がりに同期して被測定回路１のタイミン
グエラーを判定する判定回路４とを有している。

【００２５】かかる検出回路において、スペック挿入回
路２は、被測定回路１がタイミング信号６の立ち上がり
又は立ち下がりに同期してデータ信号５を読み込む時間
と、メタステーブル発生時の読み込み時間の遅れ、つま
りデータ信号５の変化時刻とタイミング信号６の変化時
刻とが近ずくことによって、被測定回路１の読み込み時
間が、データ信号５とタイミング信号６の変化時刻が十
分に離れているときの被測定回路１の読み込み時間に対
して遅れる現象が発生したときの遅れの許容値と、次段
のフリップフロップ回路などからなる信号処理検出部３
のタイミングスペック値の時間との和を、タイミング信
号６に対して遅延させた出力８を発生させる機能を備え
た回路である。要するに、このスペック挿入回路２は、
被測定回路１の処理時間に対応する遅延時間を発生させ
るための遅延回路１２で形成したものである。

【００２６】また、信号処理検出部３は、被測定回路１
の出力信号７をデータ入力として読み込む際、スペック
挿入回路２の出力８をタイミング信号として読み込む回
路であり、例えばタイミング信号の立ち上がりに同期し
てデータ信号を読み込む１つのフリップフロップ回路で
形成した回路である。このとき、被測定回路１がタイミ
ング信号の立ち下がりに同期してデータ信号を読み込む
フリップフロップ回路であった場合には、信号処理検出
部３も同様に、タイミング信号の立ち下がりに同期して
データ信号を読み込むフリップフロップ回路を用いる。

【００２７】この信号処理検出部３としては、被測定回
路１とともにフリップフロップ回路を用い、以下にその
動作を説明する。

【００２８】まず、初期設定として、信号処理検出部３
の出力信号９には、被測定回路１の出力信号７と同レベ
ルの信号を出力させておく。

【００２９】ついで、被測定回路１において、データ信
号５とタイミング信号６間でタイミングエラーが発生し
ていない場合、信号処理検出部３のデータ信号となる被
測定回路１の出力信号７の変化時刻と、タイミング信号
となる遅延回路１２の出力信号８の変化時刻とは、信号
処理検出部３のタイミングスペック分の間隔を持つこと
になる。したがって、信号処理検出部３は、被測定回路
１が読み込んだデータ信号５と同じレベルの信号、すな
わち被測定回路１の出力信号７をデータ信号として、遅
延回路１２で遅延された出力信号８で読み込むことにな
るので、信号処理検出部３の出力信号９には、被測定回
路１の出力信号７と同じレベルの信号が出力される。

【００３０】しかし、被測定回路１でタイミングエラー
が生じ、メタステーブルにより被測定回路１でデータ信
号５を読み込む時間が遅れた場合、信号処理検出部３の
データ信号となる被測定回路１の出力信号７の変化時刻
と、タイミング信号となる遅延回路１２の出力信号８の
変化時刻とは、被測定回路１のタイミングスペック分の
間隔を満たさなくなり、信号処理検出部３はタイミング
エラーとなる。このため、信号処理検出部３では、被測
定回路１に読み込まれたデータ信号５と同じレベルが読
み込めなくなるので、その出力信号９には、被測定回路
１の出力信号７と異なるレベルが出力される。

【００３１】したがって、信号処理検出部３が遅延回路
１２で発生された出力信号８により動作した後に、タイ
ミングエラーが生じていない場合、被測定回路１の出力
信号７と信号処理検出部３の出力信号９とは、同じレベ
ルの信号を出力することになり、タイミングエラーが生
じていた場合には、異なるレベルの信号を出力すること
になる。

【００３２】一方、判定回路４は、被測定回路１の出力
データ７および信号処理検出部３の出力データ９を入力
とし、スペック挿入回路２の出力８で規定する時間で、
両出力データ７および９のレベルが異なっていれば、判
定出力１０にハイレベルを出力し、また同じであれば判
定出力１０にロウレベルを出力する機能を備えたもので
ある。

【００３３】具体的に、この判定回路４は、被測定回路
１の出力データ７および信号処理検出部３の出力データ
９を入力するＥＸ−ＯＲゲート（排他的論理和）１４
と、スペック挿入回路２の出力８を所定タイミングだけ
遅延させる遅延ゲート１５と、ＥＸ−ＯＲゲート１４お
よび遅延ゲート１５の出力の論理積をとるＡＮＤゲート
１６と、このＡＮＤゲート１６の出力を保持するととも
にエラー検出信号として判定出力１０を出力するラッチ
回路１７とで構成される。この遅延ゲート１５は、信号
処理検出部３が被測定回路１の出力信号７を遅延回路１
２の出力８で読み込む時間と、信号処理検出部３の出力
信号９がＥＸ−ＯＲゲート１４の出力信号１８として伝
播する時間との和を、遅延回路１２の出力信号９に対し
て遅らせて出力するものである。また、ラッチ回路１７
は、ＡＮＤゲート１６の出力１９としてハイレベルが入
力されたときにのみ、ハイレベルがセットされる。

【００３４】かかる判定回路４の動作については、以下
のとおりである。

【００３５】まず、ＥＸ−ＯＲゲート１４において、そ
の入力信号である被測定回路１の出力データ７および信
号処理検出部３の出力データ９のレベルが異なる場合に
は出力信号１８にハイレベルを出力し、同じ場合にはロ
ウレベルを出力する。また、ＡＮＤゲート１６がＥＸ−
ＯＲゲート１４の出力信号１８を出力１９に伝播するの
は、遅延ゲート１５の出力２０がハイレベルの時のみで
ある。つまり、信号処理検出部３が動作し、その出力９
がＥＸ−ＯＲゲート１４の出力１８に伝播された後、遅
延ゲート１５の出力信号２０がハイレベルとなり、ＡＮ
Ｄゲート１６の出力１９に伝播する。

【００３６】ここで、被測定回路１がタイミングエラー
を起こしていない場合、遅延ゲート１５の出力２０がハ
イレベルとなった時点で、被測定回路１の出力信号７と
信号処理検出部３の出力信号９は同じレベルであり、Ｅ
Ｘ−ＯＲゲート１４の出力１８はロウレベルになる。つ
まり、ＡＮＤゲート１６の出力１９はロウレベルであ
る。

【００３７】また、被測定回路１がタイミングエラーを
起こしている場合、遅延ゲート１５の出力２０がハイレ
ベルとなった時点において、被測定回路１の出力信号７
と信号処理検出部３の出力信号９は異なるレベルであ
り、ＥＸ−ＯＲゲート１４の出力１８はハイレベルにな
る。つまり、ＡＮＤゲート１６の出力１９はハイレベル
となる。

【００３８】しかるに、ＡＮＤゲート１６の出力１９を
入力信号とするラッチ回路１７は、タイミングエラー時
のみハイレベルが入力され、判定結果出力１０にハイレ
ベルを出力する。この判定結果により、被測定回路１で
のタイミングエラーが検出される。

【００３９】なお、被測定回路１が立ち下がりで読み込
む回路であれば、遅延ゲート１５の出力を反転させた回
路を使用すれば、同様に実現可能である。

【００４０】図２（ａ），（ｂ）はそれぞれ図１におけ
るタイミングエラーの非発生時およびエラー発生時の各
種信号のタイミング図である。まず、図２（ａ）に示す
ように、タイミングエラーを発生していないとき、判定
回路４は被測定回路１および信号処理検出部３のデータ
出力７，９を読み込み、遅延ゲート１５の出力２０がハ
イレベルとなったとき、同じレベルが出力されている。
つまり、ラッチ回路１７の出力１０はロウレベルのまま
であり、タイミングエラーが発生していないことを表わ
している。

【００４１】ついで、図２（ｂ）に示すように、タイミ
ングエラーを発生しているときは、被測定回路１の出力
信号７がメタステーブルにより遅れたため、信号処理検
出部３の出力信号９は変化できず、遅延ゲート１５の出
力２０がハイレベルとなったとき、異なるレベルが出力
されている。つまり、ラッチ回路１７の出力１０はハイ
レベルに変わり、タイミングエラーを発生していること
を表わしている。

【００４２】上述した実施の形態では、従来素子数の増
大を招いていた逓倍回路や不可領域作成回路を不用にで
きるので、素子数の低減を図ることができる。例えば、
従来７０素子程度を必要としていたエラー検出回路を約
２５素子程度で実現することができる。また、タイミン
グ信号の周波数で動作し、逓倍回路も不要にしているの
で、信号処理検出部の消費電力を低減することができ
る。例えば、従来の逓倍回路を使用した場合と比較する
と、４分の１以下の消費電力で動作させることができ
る。しかも、出力信号をエラー検出に用いることによ
り、直接的に動作確認を行うことができ、タイミングス
ペックに対してより正確な検出ができる。つまり、マー
ジンをもって検出するといった曖昧さを解消することが
できる。

【００４３】上述の実施の形態では、被測定回路１およ
び信号処理検出部３ともに、それぞれ１つのフリップフ
ロップ回路で構成した例をとりあげたが、以下には、信
号処理検出部３を２つのフリップフロップ回路（ＦＦ回
路）で形成し、判定回路４をそれに伴なって若干複雑に
した例をとりあげる。

【００４４】図３は本発明の他の実施の形態を示すタイ
ミングエラー検出回路図である。図３に示すように、本
実施の形態のタイミングエラー検出回路１１は、タイミ
ング信号６を入力とするスペック挿入回路２と、第１お
よび第２のＦＦ回路２４，２５からなり、データ信号
５，被測定回路１の出力信号７およびスペック挿入回路
２の出力８を入力し、被測定回路１のタイミングエラー
を検出して出力２３Ａ，２３Ｂに出力する信号処理検出
部２１と、これらの検出出力２３Ａ，２３Ｂと出力デー
タ７およびスペック挿入回路２の出力８を入力し、判定
結果１０を出力する判定回路４とを有する。

【００４５】この検出回路１１におけるスペック挿入回
路２は、前述した図１の回路と同様の機能を備えてい
る。つまり、被測定回路１がデータ信号５を読み込む時
間と、メタステーブル発生時のデータ信号５の読み込み
時間の遅れの許容値と、信号処理検出部２１のタイミン
グスペック値との和を、タイミング信号６に対して遅延
させた出力信号８を発生させる機能を備えた回路であ
る。

【００４６】また、信号処理検出部２１は、被測定回路
１の出力データ７を読み込む際、スペック挿入回路２の
出力８をタイミング信号として読み込み、出力データ２
３Ａを出力する第１のＦＦ回路２４と、スペック挿入回
路２の出力８をタイミング信号として入力データ５を読
み込み、出力データ２３Ｂを出力する第２のＦＦ回路２
５とで形成する。

【００４７】まず、初期設定として、信号処理検出部２
１を構成する第１のＦＦ回路２４および第２のＦＦ回路
２５の出力には、被測定回路１としてのＦＦ回路の出力
信号７と同じレベルの信号を出力させておく。

【００４８】ついで、被測定回路１でタイミングエラー
を発生していない場合、第１のＦＦ回路２４において、
そのデータ信号となる被測定回路１の出力信号７の変化
時刻と、タイミング信号となる遅延回路１２の出力信号
８の変化時刻とは、第１のＦＦ回路２４のタイミングス
ペック分の間隔を持つことになり、被測定回路１が読み
込んだデータ信号５と同じレベルの信号を読み込む。

【００４９】しかし、本実施の形態においては、被測定
回路１で発生するタイミングエラーに２つのモードがあ
る。

【００５０】第１のエラーモードは、メタステーブルの
発生するタイミングエラーである。この場合、基本動作
は、前述した図１の回路動作と同様である。このタイミ
ングエラーが生じた場合、メタステーブルにより被測定
回路１でデータ信号５を読み込む時間が遅れると、第１
のＦＦ回路２４のデータ信号となる被測定回路１の出力
信号７の変化時刻と、タイミング信号となる遅延回路１
２の出力信号８の変化時刻とは、第１のＦＦ回路２４の
タイミングスペック分の間隔を満たさず、第１のＦＦ回
路２４でタイミングエラーが発生する。したがって、第
１のＦＦ回路２４は、被測定回路１に読み込まれたデー
タ信号５と同じレベルが読み込まれなくなる。つまり、
被測定回路１の出力信号７と第１のＦＦ回路２４の出力
信号２３Ａとは、異なるレベルを出力する。

【００５１】一方、第２のエラーモードは、被測定回路
１の出力がまったく変化しないというエラーである。こ
の場合、タイミングエラーが発生したことにより、第１
のＦＦ回路２４のデータ信号となる被測定回路１の出力
信号７が変化しないということであるから、当然その出
力２３Ａも変化しない。つまり、被測定回路１の出力信
号７と第１のＦＦ回路２４の出力２３Ａは、同じレベル
の信号を出力することになる。

【００５２】要するに、第１のＦＦ回路２４は第１のエ
ラーモード時に、被測定回路１の出力信号７と異なるレ
ベルを出力し、第２のエラーモード時には、被測定回路
１の出力信号７と同じレベルを出力するということであ
る。

【００５３】つぎに、第２のＦＦ回路２５の動作は、被
測定回路１において、タイミングエラーが起きているか
否かにかかわらず、被測定回路１としてのＦＦ回路のデ
ータ信号５の変化時刻に対して、遅延回路１２の出力信
号８の変化時刻は、少なくとも第２のＦＦ回路２５のタ
イミングスペックを満たすので、遅延回路１２の出力信
号８をタイミング信号として、被測定回路１のデータ信
号５を読み込むことが可能である。つまり、第２のＦＦ
回路２５は、被測定回路１のデータ信号５と同レベルの
信号を出力信号２３Ｂに出力する。

【００５４】同様に、判定回路４は、被測定回路１の出
力データ７および信号処理検出部２１の第１のＦＦ回路
２４の出力データ２３Ａを入力する第１のＥＸ−ＯＲゲ
ート２６と、被測定回路１の出力データ７および信号処
理検出部２１の第２のＦＦ回路２５の出力データ２３Ｂ
を入力する第２のＥＸ−ＯＲゲート２７と、これらＥＸ
−ＯＲゲート２６，２７の出力３１，３２の論理和をと
るＯＲゲート２８と、スペック挿入回路２の出力８を所
定タイミングだけ遅延させる遅延ゲート１５と、ＯＲゲ
ート２８および遅延ゲート１５の出力３３，２０の論理
積をとるＡＮＤゲート１６と、ＡＮＤゲート１６の出力
１９を保持するとともにエラー検出信号として出力信号
１０を出力するラッチ回路１７とで形成される。タイミ
ングエラーと判定されたときには、この出力信号１０に
ハイレベルを出力する。

【００５５】この判定回路４の動作について、以下に説
明する。まず、第１のＥＸ−ＯＲゲート２６は、その入
力信号である被測定回路１の出力信号７と第１のＦＦ回
路２４の出力２３Ａのレベルが異なる場合に、その出力
３１にハイレベルを出力し、同じ場合にはロウレベルを
出力する。また、第２のＥＸ−ＯＲゲート２７は、被測
定回路１の出力信号７と第２のＦＦ回路２５の出力２３
Ｂのレベルが異なる場合、その出力３２にハイレベルを
出力し、同じ場合にロウレベルを出力する。さらに、Ｏ
Ｒゲート２８は、第１，第２のＥＸ−ＯＲゲート２６，
２７の出力３１，３２の少なくともどちらか一方がハイ
レベルのとき、その出力信号３３にハイレベルを出力す
る。また、ＡＮＤゲート１６がＯＲゲート２８の出力信
号３３を出力１９に伝播するのは、遅延ゲート１５の出
力信号２０がハイレベルの時である。つまり、第１，第
２のＦＦ回路２４，２５が動作し、それらの出力信号２
３Ａ，２３ＢがＯＲゲート２８の出力信号３３に伝播し
た後、遅延ゲート１５の出力信号２０がハイレベルとな
り、ＡＮＤゲート１６の出力１９に伝播する。

【００５６】また、被測定回路１がタイミングエラーを
起こしていない場合、遅延ゲート１５の出力信号２０が
ハイレベルとなった時点において、被測定回路１の出力
信号７および第１のＦＦ回路２４の出力信号２３Ａは同
じレベルであり、第１のＥＸ−ＯＲゲート２６の出力信
号３１はロウレベルである。このとき、被測定回路１の
出力信号７および第２のＦＦ回路２５の出力信号２３Ｂ
も同じレベルであり、第２のＥＸ−ＯＲゲート２７の出
力信号３２もロウレベルである。このように、第１，第
２のＥＸ−ＯＲゲート２６，２７の出力信号３１，３２
がどちらもロウレベルであるため、ＯＲゲート２８の出
力信号３３もロウレベルとなり、ＡＮＤゲート１６の出
力１９もロウレベルとなる。

【００５７】第１のエラーモードの場合、つまり被測定
回路１でメタステーブルが発生した場合、遅延ゲート１
５の出力信号２０がハイレベルとなった時点において、
被測定回路１の出力信号７と第１のＦＦ回路２４の出力
信号２３Ａは、異なるレベルを出力することになり、第
１のＥＸ−ＯＲゲート２６はハイレベルを出力する。ま
た、被測定回路１の出力信号７と第２のＦＦ回路２５の
出力信号２３Ｂは、同じレベルを出力することになり、
第２のＥＸ−ＯＲゲート２７はロウレベルを出力する。
このように、第１のＥＸ−ＯＲゲート２６の出力信号３
１はハイレベルであるため、ＯＲゲート２８の出力信号
３３もハイレベルとなり、ＡＮＤゲート１６の出力１９
もハイレベルが出力される。

【００５８】さらに、第２のエラーモードの場合、つま
り被測定回路１の出力が全く変化しないというエラーの
場合、遅延ゲート１５の出力２０がハイレベルとなった
時点において、被測定回路１の出力信号７と第１のＦＦ
回路２４の出力２３Ａは、同じレベルを出力することに
なり、第１のＥＸ−ＯＲゲート２６はロウレベルを出力
する。このとき、被測定回路１の出力信号７と第２のＦ
Ｆ回路２５の出力２３Ｂは、異なるレベルを出力するこ
とになり、第２のＥＸ−ＯＲゲート２７はハイレベルを
出力する。この第２のＥＸ−ＯＲゲート２７の出力３２
がハイレベルであるため、ＯＲゲート２８の出力信号３
３がハイレベルとなり、ＡＮＤゲート１６の出力１９も
ハイレベルが出力される。

【００５９】要するに、ＡＮＤゲート１６の出力信号１
９は、タイミングエラーがない場合にロウレベルとな
り、タイミングエラーが発生した場合はハイレベルであ
る。また、ラッチ回路１７は、タイミングエラー時のみ
ハイレベルが入力され、出力１０にハイレベルを出力す
る。これにより、被測定回路１でのタイミングエラーが
検出される。

【００６０】図４（ａ），（ｂ）はそれぞれ図３におけ
るタイミングエラーの非発生時およびエラー発生時の各
種信号のタイミング図である。まず、図４（ａ）に示す
ように、タイミングエラーが発生していないときには、
被測定回路１の出力信号７と第１のＦＦ回路２４の出力
２３Ａおよび第２のＦＦ回路２５の出力２３Ｂが、それ
ぞれデータ信号を読み込み、遅延ゲート１５の出力２０
がハイレベル時に、同じレベルを出力している。すなわ
ち、ラッチ回路１７の出力信号１０は、ロウレベルのま
まであり、タイミングエラーが発生していないことにな
る。

【００６１】一方、図４（ｂ）に示すように、タイミン
グエラー、例えば第２モードのタイミングエラーが発生
しているときには、被測定回路１の出力信号７が変化し
なかったために、第１のＦＦ回路２４の出力信号２３Ａ
も変化しない。しかし、第２のＦＦ回路２５の出力信号
２３Ｂは、データ信号５を読み込んで変化しているの
で、遅延ゲート１５の出力信号２０がハイレベル時に、
ＡＮＤゲート１６の出力信号１９にハイレベルが出力さ
れる。このため、ラッチ回路１７の出力信号１０は、ハ
イレベルに変わり、タイミングエラーが発生しているこ
とを表わす。

【００６２】

【発明の効果】以上説明したように、本発明のタイミン
グエラー検出回路は、被測定回路に対し、タイミング信
号に対する遅れ時間の許容スペック値を与えるスペック
挿入回路と、被測定回路の出力データをスペック挿入回
路の出力の立ち上がり又は立ち下がりに同期して読み込
み、被測定回路と同様の処理を行って出力データを出力
する信号処理検出部と、被測定回路および信号処理検出
部の各出力データを入力し、スペック挿入回路の出力の
立ち上がり又は立ち下がりに同期して被測定回路のタイ
ミングエラーを判定する判定回路とを有することによ
り、素子数の削減および消費電力の低減を実現するとと
もに、正確なエラーチェックを実現できるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の一実施の形態を示すタイミングエラー
検出回路図である。

【図２】図１におけるタイミングエラーの非発生時およ
びエラー発生時の各種信号のタイミング図である。

【図３】本発明の他の実施の形態を示すタイミングエラ
ー検出回路図である。

【図４】図３におけるタイミングエラーの非発生時およ
びエラー発生時の各種信号のタイミング図である。

【図５】従来の一例を説明するためのタイミングエラー
検出回路のブロック図である。

【図６】図５における不可領域作成時の各種信号のタイ
ミング図である。

【図７】図５におけるタイミングエラーの非発生時およ
びエラー発生時の各種信号のタイミング図である。

【符号の説明】

１被測定回路２スペック挿入回路３信号処理検出部４判定回路５データ入力６タイミング信号７，９，２３Ａ，２３Ｂ出力データ８タイミング遅延信号１０エラー検出出力１１タイミングエラー検出回路１２遅延回路１４，２６，２７ＥＸ−ＯＲゲート１５遅延ゲート１６ＡＮＤゲート１７ラッチ回路２８ＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平１−205237（ＪＰ，Ａ) 特開昭56−80944（ＪＰ，Ａ) 特開昭61−171246（ＪＰ，Ａ) 特開平８−163110（ＪＰ，Ａ) 実開平４−88126（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 7/027 H03K 5/00

Claims

(57)【特許請求の範囲】

【請求項１】入力データをタイミング信号の立ち上が
り又は立ち下がりに同期して読み込み、処理した結果を
第１の出力データとして出力する被測定回路のタイミン
グエラーを判定する検出回路において、前記タイミング
信号に対して遅れ時間の許容スペック値を与えるスペッ
ク挿入回路と、前記被測定回路の前記第１の出力データ
を前記スペック挿入回路の出力の立ち上がり又は立ち下
がりに同期して読み込み、前記被測定回路と同様の処理
を行って第２の出力データを出力する信号処理検出部
と、前記被測定回路および前記信号処理検出部の前記第
１，第２の出力データを入力し、前記スペック挿入回路
の出力の立ち上がり又は立ち下がりに同期して前記被測
定回路のタイミングエラーを判定する判定回路とを有す
ることを特徴とするタイミングエラー検出回路。
【請求項２】前記スペック挿入回路は、前記被測定回
路の処理時間に対応する遅延時間を発生させるための遅
延回路で形成した請求項１記載のタイミングエラー検出
回路。
【請求項３】前記信号処理検出部は、前記被測定回路
の前記第１の出力データを読み込む際、前記スペック挿
入回路の出力をタイミング信号として読み込む１つのフ
リップフロップ回路で形成した請求項１記載のタイミン
グエラー検出回路。
【請求項４】前記判定回路は、前記被測定回路の前記
第１の出力データおよび前記信号処理検出部の前記第２
の出力データを入力するＥＸ−ＯＲゲートと、前記スペ
ック挿入回路の出力を所定タイミングだけ遅延させる遅
延ゲートと、前記ＥＸ−ＯＲゲートおよび前記遅延ゲー
トの出力の論理積をとるＡＮＤゲートと、前記ＡＮＤゲ
ートの出力を保持するとともにエラー検出信号として出
力するラッチ回路とで構成した請求項１記載のタイミン
グエラー検出回路。
【請求項５】前記信号処理検出部は、前記被測定回路
の前記第１の出力データを読み込む際、前記スペック挿
入回路の出力をタイミング信号として読み込み、第２の
出力データを出力する第１のフリップフロップ回路と、
前記スペック挿入回路の出力をタイミング信号として前
記入力データを読み込み、第３の出力データを出力する
第２のフリップフロップ回路とで形成し、前記判定回路
は、前記被測定回路の前記第１の出力データと前記第
１，第２のフリップフロップ回路からの前記第２，第３
の出力データとを入力し、前記スペック挿入回路からの
前記タイミング信号に同期してタイミングエラーを判定
する請求項１記載のタイミングエラー検出回路。
【請求項６】前記判定回路は、前記被測定回路の前記
第１の出力データおよび前記信号処理検出部の前記第１
のフリップフロップ回路の前記第２の出力データを入力
する第１のＥＸ−ＯＲゲートと、前記被測定回路の前記
第１の出力データおよび前記信号処理検出部の前記第２
のフリップフロップ回路の前記第３の出力データを入力
する第２のＥＸ−ＯＲゲートと、前記第１および第２の
ＥＸ−ＯＲゲートの出力の論理和をとるＯＲゲートと、
前記スペック挿入回路の出力を所定タイミングだけ遅延
させる遅延ゲートと、前記ＯＲゲートおよび前記遅延ゲ
ートの出力の論理積をとるＡＮＤゲートと、前記ＡＮＤ
ゲートの出力を保持するとともにエラー検出信号として
出力するラッチ回路とで構成した請求項５記載のタイミ
ングエラー検出回路。