JPS5953741B2 - ディジタル受信器における同期検出回路 - Google Patents
ディジタル受信器における同期検出回路Info
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- JPS5953741B2 JPS5953741B2 JP54156880A JP15688079A JPS5953741B2 JP S5953741 B2 JPS5953741 B2 JP S5953741B2 JP 54156880 A JP54156880 A JP 54156880A JP 15688079 A JP15688079 A JP 15688079A JP S5953741 B2 JPS5953741 B2 JP S5953741B2
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- JP
- Japan
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- circuit
- signal
- discriminator
- output signal
- clock
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
本発明は無線通信に用いられるディジタル受信器におけ
る同期検出回路に関する。
る同期検出回路に関する。
一般に、無線通信に用いられるディジタル受信器の復調
器においては、受信信号の搬送波を再生する搬送波再生
回路および受信信号からクロックを抽出するクロック抽
出回路（ビットタイミングリカバリ回路とも言う）が設
けられている。
器においては、受信信号の搬送波を再生する搬送波再生
回路および受信信号からクロックを抽出するクロック抽
出回路（ビットタイミングリカバリ回路とも言う）が設
けられている。
このディジタル受信器においては、搬送波再生回路の再
生搬送波で入力信号を検波した出力信号をクロック抽出
回路からのクロック信号によつて識別しており、この場
合、搬送波再生回路とクロック抽出回路とは一般にＰＬ
Ｌ（位相ロックループ）回路を内蔵し、これにより、そ
れぞれ同期関係を保持している。しがしながら、いずれ
かのＰＬＬ回路が何らかの異常により同期関係が崩れる
ことがあり、従つて、このような同期外れを検出する必
要がある。従来のディジタル受信器における同期検出回
路は、各ＰＬＬ回路の電圧制御発振器（ＶＣＯ）に入力
される信号（たとえばｓｉｎθｅ、θｅは位相誤差）に
対して９００位相が異なる信号（たとえばｃｏｓθｅ）
を発生してこれらの電圧関係を監視するように構成され
ていた。
生搬送波で入力信号を検波した出力信号をクロック抽出
回路からのクロック信号によつて識別しており、この場
合、搬送波再生回路とクロック抽出回路とは一般にＰＬ
Ｌ（位相ロックループ）回路を内蔵し、これにより、そ
れぞれ同期関係を保持している。しがしながら、いずれ
かのＰＬＬ回路が何らかの異常により同期関係が崩れる
ことがあり、従つて、このような同期外れを検出する必
要がある。従来のディジタル受信器における同期検出回
路は、各ＰＬＬ回路の電圧制御発振器（ＶＣＯ）に入力
される信号（たとえばｓｉｎθｅ、θｅは位相誤差）に
対して９００位相が異なる信号（たとえばｃｏｓθｅ）
を発生してこれらの電圧関係を監視するように構成され
ていた。
しかしながら、この従来形においては、９００位相が異
なる信号を発生する回路が複雑であり、また、搬送波再
生回路とクロック抽出回路とに対して別個に同期外れ検
出を行うために、製造コストが高いという問題点があつ
た。本発明の目的は、搬送波再生回路の再生搬送波で検
波された受信信号の識別をアイパターンの識別点近傍の
２ケ所で行い、この識別結果の一致、不一致により同期
外れを検出するという構想にもとづき、クロック信号遅
延回路、もう１つの識別器、および一致、不一致の判別
を行う排他的オア回路を追加することにより、搬送波再
生回路およびクロック抽出回路の両方の同期外れを同時
に検出するようにし、これにより、回路構成を簡略化し
、従つて、製造コストを低減せしめ、上述の従来形にお
ける問題点を解決することにある。
なる信号を発生する回路が複雑であり、また、搬送波再
生回路とクロック抽出回路とに対して別個に同期外れ検
出を行うために、製造コストが高いという問題点があつ
た。本発明の目的は、搬送波再生回路の再生搬送波で検
波された受信信号の識別をアイパターンの識別点近傍の
２ケ所で行い、この識別結果の一致、不一致により同期
外れを検出するという構想にもとづき、クロック信号遅
延回路、もう１つの識別器、および一致、不一致の判別
を行う排他的オア回路を追加することにより、搬送波再
生回路およびクロック抽出回路の両方の同期外れを同時
に検出するようにし、これにより、回路構成を簡略化し
、従つて、製造コストを低減せしめ、上述の従来形にお
ける問題点を解決することにある。
以下、図面により本発明を説明する。第１図は本発明の
一実施例としてのデイジタル受信器における同期検出回
路の回路図である。
一実施例としてのデイジタル受信器における同期検出回
路の回路図である。
第１図において、被変調デイジタル入力信号Ｄｉは復調
手段としての検波回路０、搬送波再生回路１および゛ク
ロツタ抽出回路２に入力される。Ｄフリツプフロツプで
構成される識別器３においては、検波回路０の復調出力
信号「ａ」がクロツク抽出回路２のクロツク信号「ｂ」
を用いて識別される。これにより、識別器３はデイジタ
ル入力信号Ｄｉをパルス符号信号「ｄ」として次段へ送
出する。このようなデイジタル受信器においては、同期
外れを検出するために、遅延回路４およびもう１つの識
別器５を設けてある。すなわち、クロツク抽出回路２の
タロツク信号「ｂ」を遅延回路４によつて時間ｔだけ遅
延させ、これにより得られたクロツク信号「ｃ」を用い
て、検波回路０の復調出力信号「ａ」はＤフリツプフロ
ツプで構成される識別器５において識別される。このよ
うにして得られる２つのパルス符号信号「ｄ」および「
ｅ」の一致、不一致が排他的オア回路で構成される判別
回路６によつて判別される。後述するように同期が正常
な場合には、判別回路６の出力信号「ｆ」のハイレベル
時間はクロツタの時間差と等しく短かく、他方、同期が
外れている場合には、ハイレベル時間は長い。従つて、
判別回路６の出力信号「ｆ」を積分回路７で積分すると
、同期の正常、異常によつて積分値が異なる。
手段としての検波回路０、搬送波再生回路１および゛ク
ロツタ抽出回路２に入力される。Ｄフリツプフロツプで
構成される識別器３においては、検波回路０の復調出力
信号「ａ」がクロツク抽出回路２のクロツク信号「ｂ」
を用いて識別される。これにより、識別器３はデイジタ
ル入力信号Ｄｉをパルス符号信号「ｄ」として次段へ送
出する。このようなデイジタル受信器においては、同期
外れを検出するために、遅延回路４およびもう１つの識
別器５を設けてある。すなわち、クロツク抽出回路２の
タロツク信号「ｂ」を遅延回路４によつて時間ｔだけ遅
延させ、これにより得られたクロツク信号「ｃ」を用い
て、検波回路０の復調出力信号「ａ」はＤフリツプフロ
ツプで構成される識別器５において識別される。このよ
うにして得られる２つのパルス符号信号「ｄ」および「
ｅ」の一致、不一致が排他的オア回路で構成される判別
回路６によつて判別される。後述するように同期が正常
な場合には、判別回路６の出力信号「ｆ」のハイレベル
時間はクロツタの時間差と等しく短かく、他方、同期が
外れている場合には、ハイレベル時間は長い。従つて、
判別回路６の出力信号「ｆ」を積分回路７で積分すると
、同期の正常、異常によつて積分値が異なる。
従つて、積分回路７の出力信号「ｇ」を比較回路８によ
つて基準値ＶＲと比較し、この結果、出力信号「ｇ」の
電圧が基準値ＶＲより大きい場合には、同期外外れが発
生したとみなし、アラーム信号「ｇ」が発生される。な
お、積分回路７は一定時間毎に信号Ｒによつてりセツト
されるエラーパルスを積算するカウンター回路でも構成
できる。以下、さらに第１図の回路について詳細に説明
する。第２図ａ〜第２図ｂは第１図の回路内に現われる
信号「ａ」〜「ｆ」のタイミング波形図であつて、搬送
波再生回路１およびクロツク抽出回路２の両方の同期が
正常な場合を示す。
つて基準値ＶＲと比較し、この結果、出力信号「ｇ」の
電圧が基準値ＶＲより大きい場合には、同期外外れが発
生したとみなし、アラーム信号「ｇ」が発生される。な
お、積分回路７は一定時間毎に信号Ｒによつてりセツト
されるエラーパルスを積算するカウンター回路でも構成
できる。以下、さらに第１図の回路について詳細に説明
する。第２図ａ〜第２図ｂは第１図の回路内に現われる
信号「ａ」〜「ｆ」のタイミング波形図であつて、搬送
波再生回路１およびクロツク抽出回路２の両方の同期が
正常な場合を示す。
この場合には、検波回路０の復調出力信号「ａ」は第２
図ａに示すような等間隔のアイパターンとなり、他方、
クロツク抽出回路２のクロツク信号「ｂ」も第２図ｂに
示すように等間隔のパルス波形となる。この場合、クロ
ツク信号「ｂ」の立上りは復調出力信号「ａ」の各アイ
パターンの中央付近（以下、識別点近傍とする）になる
ようにクロツク抽出回路２は予め設定されている。クロ
ツク信号「ｂ」は遅延回路４によつて遅延され、第２図
Ｃに示すようなりロツク信号「ｃ」が得られる。ここで
、復調出力信号「ａ」の各アイパターンにおいて、第２
図ａに示すようにデイジタルデータ゛０− ゜゛ビ，
“０− “゜１−・・・が含まれていると仮定する。こ
の場合、識別器３のパルス符号信号「ｄ」は第２図ｄに
示すごとくなり、識別器５のパルス符号信号「ｅ」は第
２図ｅに示すごとくなり、これらパルス符号信号「ｄ」
および「ｅ」は時間差を除き同一波形となる。従つて、
判別回路６の出力信号「ｆ」は第２図ｆに示すごとくな
る。このように、同期が正常な場合には、判別回路６の
出力信号「ｆ」はパルス幅の小さいにの場合、ｔ）パル
ス列であるので、この出力信号「ｆ」を積分する積分回
路７の出力信号「ｇ」の電圧は小さい。従つて、比較回
路８の基準電圧Ｖ８を前記電圧より大きく設定すれば、
比較回路８はアラーム信号「ｈ」を送出しない。第３図
ａ〜第３図ｈもまた第１図の回路内に現われる信号「ａ
」〜「ｈ」のタイミング波形図であつて、搬送波再生回
路１の同期が外れている場合を示す。
図ａに示すような等間隔のアイパターンとなり、他方、
クロツク抽出回路２のクロツク信号「ｂ」も第２図ｂに
示すように等間隔のパルス波形となる。この場合、クロ
ツク信号「ｂ」の立上りは復調出力信号「ａ」の各アイ
パターンの中央付近（以下、識別点近傍とする）になる
ようにクロツク抽出回路２は予め設定されている。クロ
ツク信号「ｂ」は遅延回路４によつて遅延され、第２図
Ｃに示すようなりロツク信号「ｃ」が得られる。ここで
、復調出力信号「ａ」の各アイパターンにおいて、第２
図ａに示すようにデイジタルデータ゛０− ゜゛ビ，
“０− “゜１−・・・が含まれていると仮定する。こ
の場合、識別器３のパルス符号信号「ｄ」は第２図ｄに
示すごとくなり、識別器５のパルス符号信号「ｅ」は第
２図ｅに示すごとくなり、これらパルス符号信号「ｄ」
および「ｅ」は時間差を除き同一波形となる。従つて、
判別回路６の出力信号「ｆ」は第２図ｆに示すごとくな
る。このように、同期が正常な場合には、判別回路６の
出力信号「ｆ」はパルス幅の小さいにの場合、ｔ）パル
ス列であるので、この出力信号「ｆ」を積分する積分回
路７の出力信号「ｇ」の電圧は小さい。従つて、比較回
路８の基準電圧Ｖ８を前記電圧より大きく設定すれば、
比較回路８はアラーム信号「ｈ」を送出しない。第３図
ａ〜第３図ｈもまた第１図の回路内に現われる信号「ａ
」〜「ｈ」のタイミング波形図であつて、搬送波再生回
路１の同期が外れている場合を示す。
この場合、搬送波再生回路１の復調出力信号「ａ」は第
３図ａに示すように“ビ，“０゛の切変り点が任意の所
でおきる乱れたアイパターンとなり、他方、クロツク抽
出回路２のクロツク信号「ｂ」および遅延されたタロツ
タ信号「ｃ」は第３図ｂおよび第３図Ｃに示すように等
間隔のパルス波形となる。従つて各アイパターンの境界
付近が第３図ｂおよび第３図Ｃのパルスの立上り近傍に
位置することがある（図中、矢印ｘおよびＹに相当）。
この結果、各識別器３および５の出力信号「ｄ」および
「ｅ」は第３図ｄおよび第３図ｅのごとくなり、異なる
波形となる。従つて、判別回路６の出力信号「ｆ」は第
３図「ｆ」に示すようにパルス幅の大きいパルスを含む
ようになる。従つて、比較回路８の基準電圧Ｖ８を適切
に設定すると、比較回路はアラーム信号「ｈ」を送出す
ることになる。また、上述と異なり、搬送波再生回路１
の同期が正常な場合であつて、クロツク抽出回路２の同
期が外れている場合には、復調出力信号「ａ」は第２図
ａのごとくなるが、クロツク信号「ｂ」およびタロツタ
信号「ｃ」がずれるため、やはり、各アイパターンの境
界付近がクロツタ信号「ｂ」およびタロツタ信号「ｃ」
の立上り近傍に位置することがあり、搬送波再生回路の
同期外れの場合と同様な現象が発生する。
３図ａに示すように“ビ，“０゛の切変り点が任意の所
でおきる乱れたアイパターンとなり、他方、クロツク抽
出回路２のクロツク信号「ｂ」および遅延されたタロツ
タ信号「ｃ」は第３図ｂおよび第３図Ｃに示すように等
間隔のパルス波形となる。従つて各アイパターンの境界
付近が第３図ｂおよび第３図Ｃのパルスの立上り近傍に
位置することがある（図中、矢印ｘおよびＹに相当）。
この結果、各識別器３および５の出力信号「ｄ」および
「ｅ」は第３図ｄおよび第３図ｅのごとくなり、異なる
波形となる。従つて、判別回路６の出力信号「ｆ」は第
３図「ｆ」に示すようにパルス幅の大きいパルスを含む
ようになる。従つて、比較回路８の基準電圧Ｖ８を適切
に設定すると、比較回路はアラーム信号「ｈ」を送出す
ることになる。また、上述と異なり、搬送波再生回路１
の同期が正常な場合であつて、クロツク抽出回路２の同
期が外れている場合には、復調出力信号「ａ」は第２図
ａのごとくなるが、クロツク信号「ｂ」およびタロツタ
信号「ｃ」がずれるため、やはり、各アイパターンの境
界付近がクロツタ信号「ｂ」およびタロツタ信号「ｃ」
の立上り近傍に位置することがあり、搬送波再生回路の
同期外れの場合と同様な現象が発生する。
従つて、この場合にも、比較回路８はアラーム信号「ｈ
」を送出することになる。
」を送出することになる。
以上説明したように本発明によれば、簡単な回路構成に
より搬送波再生回路およびクロツク抽出回路の両方にお
ける同期外れを検出することができ、従つて、製造コス
トを低減させることができ、前述の従来形における問題
点の解決に役立つものである。
より搬送波再生回路およびクロツク抽出回路の両方にお
ける同期外れを検出することができ、従つて、製造コス
トを低減させることができ、前述の従来形における問題
点の解決に役立つものである。
第１図は本発明の一実施例としてのデイジタル受信器に
おける同期検出回路の回路図、第２図ａ〜第２図ｆは搬
送波再生回路１およびタロツク抽出回路２の両方の同期
が正常な場合に第１図の回路内に現われる信号「ａ」〜
「ｆ」のタイミング波形図、第３図ａ〜第３図ｆは搬送
波再生回路１の同期が外れている場合に第１図の回路内
に現われる信号「ａ」〜「ｆ」の信号のタイミング図で
ある。 ０：検波回路、１：搬送波再生回路、２：クロツク抽出
回路、３，５：識別器（Ｄフリツプフロツプ）、４：遅
延回路、６：判別回路（排他的オア回路）、７：積分回
路、８゜比較回路。
おける同期検出回路の回路図、第２図ａ〜第２図ｆは搬
送波再生回路１およびタロツク抽出回路２の両方の同期
が正常な場合に第１図の回路内に現われる信号「ａ」〜
「ｆ」のタイミング波形図、第３図ａ〜第３図ｆは搬送
波再生回路１の同期が外れている場合に第１図の回路内
に現われる信号「ａ」〜「ｆ」の信号のタイミング図で
ある。 ０：検波回路、１：搬送波再生回路、２：クロツク抽出
回路、３，５：識別器（Ｄフリツプフロツプ）、４：遅
延回路、６：判別回路（排他的オア回路）、７：積分回
路、８゜比較回路。
Claims (1)
- 【特許請求の範囲】 １ ディジタル信号の搬送波を再生する搬送波再生回路
と、前記ディジタル信号のクロックを抽出するクロック
抽出回路と、該クロック抽出回路のクロック信号によつ
て前記搬送波再生回路の出力信号で、検波された受信信
号を識別して復調出力を送出する第１の識別器と、を具
備するディジタル受信器において、前記クロック信号を
遅延回路と、該遅延回路から出力される第２のクロック
信号によつて前記受信信号を識別する第２の識別器と、
前記第１の識別器の出力信号と前記第２の識別器の出力
信号との一致、不一致を判別する判別回路と、を具備し
、該判別回路の出力信号により同期外れを検出するよう
にしたことを特徴とするディジタル受信器における同期
検出回路。 ２ 判別回路の出力信号を積分しこの積分値を所定値と
比較する比較回路を付加して、前記積分値が前記所定値
を超えた場合に前記比較回路の出力信号をアラーム信号
とした特許請求の範囲第１項に記載の同期検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54156880A JPS5953741B2 (ja) | 1979-12-05 | 1979-12-05 | ディジタル受信器における同期検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54156880A JPS5953741B2 (ja) | 1979-12-05 | 1979-12-05 | ディジタル受信器における同期検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5680944A JPS5680944A (en) | 1981-07-02 |
| JPS5953741B2 true JPS5953741B2 (ja) | 1984-12-26 |
Family
ID=15637401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54156880A Expired JPS5953741B2 (ja) | 1979-12-05 | 1979-12-05 | ディジタル受信器における同期検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953741B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1238368A (en) * | 1983-10-14 | 1988-06-21 | Takayuki Ozaki | Digital radio receiving apparatus |
| JPH0666694B2 (ja) * | 1984-11-30 | 1994-08-24 | ソニー株式会社 | Ｄ／ａ変換装置 |
| JPH0616619B2 (ja) * | 1985-01-25 | 1994-03-02 | 富士通株式会社 | 同期外れ検出回路 |
| FR2604043B1 (fr) * | 1986-09-17 | 1993-04-09 | Cit Alcatel | Dispositif de recalage d'un ou plusieurs trains de donnees binaires de debits identiques ou sous-multiples sur un signal de reference d'horloge synchrone |
| JP2859189B2 (ja) * | 1995-12-27 | 1999-02-17 | 日本電気アイシーマイコンシステム株式会社 | タイミングエラー検出回路 |
-
1979
- 1979-12-05 JP JP54156880A patent/JPS5953741B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5680944A (en) | 1981-07-02 |
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