JPH0616619B2 - 同期外れ検出回路 - Google Patents
同期外れ検出回路Info
- Publication number
- JPH0616619B2 JPH0616619B2 JP1217585A JP1217585A JPH0616619B2 JP H0616619 B2 JPH0616619 B2 JP H0616619B2 JP 1217585 A JP1217585 A JP 1217585A JP 1217585 A JP1217585 A JP 1217585A JP H0616619 B2 JPH0616619 B2 JP H0616619B2
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- JP
- Japan
- Prior art keywords
- data
- circuit
- clock
- flip
- input
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデイジタル無線装置内のデイジタル信号処理回
路で使用する同期外れ検出回路の改良に関するものであ
る。
路で使用する同期外れ検出回路の改良に関するものであ
る。
入力されたデータとクロックの内，例えばクロックをPL
L回路を用いて再生し、再生クロックとデータとを信号
処理回路に加えてデータの速度変換等の処理を行う場合
がある。
L回路を用いて再生し、再生クロックとデータとを信号
処理回路に加えてデータの速度変換等の処理を行う場合
がある。
この時、PLL回路が障害を発生した場合，PLL回路内の電
圧制御発振器はフリーランとなるので、クロックとデー
タとの間の同期が外れる。
圧制御発振器はフリーランとなるので、クロックとデー
タとの間の同期が外れる。
そこで、簡単に同期外れを検出できる回路が要望されて
いる。
いる。
第３図は同期外れ検出回路の従来例のブロック図を示
す。
す。
図において、端子IN-1からフレームパルスを含むデータ
が一致回路１に加えられる。
が一致回路１に加えられる。
一方、フレームカウンタ２は定められた数のクロックを
計測する度にパルスをフレームパルス発生器３と一致回
路１に加える。そこで、前者はパルスが加えられる度に
フレームパルスを発生して一致回路１に加える。
計測する度にパルスをフレームパルス発生器３と一致回
路１に加える。そこで、前者はパルスが加えられる度に
フレームパルスを発生して一致回路１に加える。
ここで、データ中のフレームパルスと、フレームパルス
発生器３より加えられたフレームパルスとが一致してい
れば、一致回路１はフレームパルス発生器３よりのパル
スの位置は正しいと判定し、エラーパルスを計測回路４
及びフレームカウンタ２に送出しない。
発生器３より加えられたフレームパルスとが一致してい
れば、一致回路１はフレームパルス発生器３よりのパル
スの位置は正しいと判定し、エラーパルスを計測回路４
及びフレームカウンタ２に送出しない。
しかし、不一致なら上記２つの回路にエラーパルスを送
出する。そこで、計数回路４は或る数以上のエラーパル
スが加えられると警報を送出し、フレームカウンタ２は
前よりも１ビットずれたパルスを発生する。
出する。そこで、計数回路４は或る数以上のエラーパル
スが加えられると警報を送出し、フレームカウンタ２は
前よりも１ビットずれたパルスを発生する。
これで、エラーパルスがなくなればこのパルスの位置は
固定されるが、エラーパルスが送出される場合は、これ
が出なくなる様にフレームカウンタ２からのパルスの位
置をずらす。
固定されるが、エラーパルスが送出される場合は、これ
が出なくなる様にフレームカウンタ２からのパルスの位
置をずらす。
従って、データとクロックが非同期状態では上記２つの
フレームパルスは一致しないのでエラーパルスが送出さ
れ続け、計数回路４は同期外れと判定して警報を送出す
る。
フレームパルスは一致しないのでエラーパルスが送出さ
れ続け、計数回路４は同期外れと判定して警報を送出す
る。
上記で説明した様に、クロックに同期したフレームパル
スを発生する為にフレームカウント及びフレームパルス
発生器等が必要となるので、回路構成が複雑になると共
に高価になると云う問題点がある。
スを発生する為にフレームカウント及びフレームパルス
発生器等が必要となるので、回路構成が複雑になると共
に高価になると云う問題点がある。
上記目的は本発明により、データとクロックの入力され
るデータ保持回路は第１、第２フリップフロップ回路と
遅延回路とより構成され、第１フリップフロップ回路に
はクロック及び入力されたデータが直接加えられ、第２
フリップフロップ回路にはクロックは直接、入力された
データは遅延回路を介して加えられ、かつ遅延回路の遅
延時間はクロックの間隔時間より小で、直接入力された
データと遅延回路を介するデータとの重複時間内にクロ
ックが位置する如く選ばれ、第１、第２のフリップフロ
ップ回路は与えられるクロックの立上り又は立下り時点
でデータを保持し、それぞれ保持されたデータは比較回
路に与えられ、該回路はデータが不一致の時エラーパル
スを送出することを特徴とする同期外れ検出回路によっ
て解決される。
るデータ保持回路は第１、第２フリップフロップ回路と
遅延回路とより構成され、第１フリップフロップ回路に
はクロック及び入力されたデータが直接加えられ、第２
フリップフロップ回路にはクロックは直接、入力された
データは遅延回路を介して加えられ、かつ遅延回路の遅
延時間はクロックの間隔時間より小で、直接入力された
データと遅延回路を介するデータとの重複時間内にクロ
ックが位置する如く選ばれ、第１、第２のフリップフロ
ップ回路は与えられるクロックの立上り又は立下り時点
でデータを保持し、それぞれ保持されたデータは比較回
路に与えられ、該回路はデータが不一致の時エラーパル
スを送出することを特徴とする同期外れ検出回路によっ
て解決される。
本発明は、データとクロックが同期外れ状態にある時
は，これらの間の相関がなくなる事を利用して同期外れ
検出を行っている。
は，これらの間の相関がなくなる事を利用して同期外れ
検出を行っている。
即ち、データとクロックが同期状態にある時，データの
変換点とクロックのタイミングとは常に一致している。
変換点とクロックのタイミングとは常に一致している。
そこで、同期状態にあるデータと，このデータを所定の
遅延時間を有する遅延回路を通して得られた２つのデー
タについて、重複している同一データの部分をクロック
でサンプルすれば、遅延時間があっても同一のデータが
得られる。即ちこの場合の所定の遅延時間は、クロック
の間隔時間より小で、かつ直接入力されたデータと遅延
回路を介するデータとの重複時間内にクロックが位置す
るように選ばれているからである。
遅延時間を有する遅延回路を通して得られた２つのデー
タについて、重複している同一データの部分をクロック
でサンプルすれば、遅延時間があっても同一のデータが
得られる。即ちこの場合の所定の遅延時間は、クロック
の間隔時間より小で、かつ直接入力されたデータと遅延
回路を介するデータとの重複時間内にクロックが位置す
るように選ばれているからである。
しかし、非同期状態にある時，データの変換点とクロッ
クのタイミングとは常に一致してるとは限らない。
クのタイミングとは常に一致してるとは限らない。
この為、上記と同じく方法で２つのデータを比較すると
ある時は一致し，別のある時は不一致となる。 そし
て、遅延時間を１クロック内で大きくする程，前記の重
複部分が狭くなるので不一致になる確率が高くなる。
ある時は一致し，別のある時は不一致となる。 そし
て、遅延時間を１クロック内で大きくする程，前記の重
複部分が狭くなるので不一致になる確率が高くなる。
即ち、フレームパルスを用いずに同期外れを検出する事
ができるので、回路構成が簡単になり，コストダウンに
なる。
ができるので、回路構成が簡単になり，コストダウンに
なる。
以下図示実施例により、本発明の内容を具体的に説明す
る。尚、全図を通じて同一符号は同一対象物を示す。
る。尚、全図を通じて同一符号は同一対象物を示す。
第１図は本発明の一実施例のブロック図を、第２図は第
１図のタイムチャートで，第２図(a)は同期時，第２図
(b)は非同期時を示す。
１図のタイムチャートで，第２図(a)は同期時，第２図
(b)は非同期時を示す。
そこで、第２図を参照しながら第１図の動作を説明す
る。
る。
(1) データがクロックに同期している時 データはクロックに対して或る位相関係を持ち，データ
変換点の長さL1は変化せず、クロックのタイミングの間
隔L2と一致している。
変換点の長さL1は変化せず、クロックのタイミングの間
隔L2と一致している。
この様なデータが分割され、一部は直接フリップフロッ
プ回路６、残りは所定の遅延時間ｄを持つ遅延回路５を
介して別のフリップフロップ回路７に加えられる（第２
図(a)−，参照）。
プ回路６、残りは所定の遅延時間ｄを持つ遅延回路５を
介して別のフリップフロップ回路７に加えられる（第２
図(a)−，参照）。
一方、２つのフリップフロップ回路６，７には両方の同
一データの重複部分（斜線部分）の時にクロックが加え
られるので、遅延回路５に無関係に同じデータが出力さ
れる（第２図(a)−〜参照）。このことから明らか
なように上記遅延時間ｄは、クロックの間隔Ｌ２より小
で、かつクロックが斜線部分内に位置するように選ばれ
ている。
一データの重複部分（斜線部分）の時にクロックが加え
られるので、遅延回路５に無関係に同じデータが出力さ
れる（第２図(a)−〜参照）。このことから明らか
なように上記遅延時間ｄは、クロックの間隔Ｌ２より小
で、かつクロックが斜線部分内に位置するように選ばれ
ている。
そこで、比較回路８からエラーパルスは送出されない。
(2) データがクロックに同期していない時 クロックに対してデータが流れているのでデータの変換
点L1とクロックのタイミングの間隔L2は一致したり，不
一致になったりしている。
点L1とクロックのタイミングの間隔L2は一致したり，不
一致になったりしている。
第２図(b)−，は長時間かけた時の変換点の位置で
あるが、ある瞬間においてフリップフロップ回路６，７
より取出された２つのデータが一致しても次の瞬間には
不一致となる。そこで、比較回路８よりエラーパルスが
送出される（第２図(b)−，参照）。
あるが、ある瞬間においてフリップフロップ回路６，７
より取出された２つのデータが一致しても次の瞬間には
不一致となる。そこで、比較回路８よりエラーパルスが
送出される（第２図(b)−，参照）。
尚、遅延時間が大きくなる程，第２図(a)の斜線の部分
が狭くなる。そこで斜線の部分よりクロックが外れる割
合が多くなり、不一致になる確率が高くなる。
が狭くなる。そこで斜線の部分よりクロックが外れる割
合が多くなり、不一致になる確率が高くなる。
これにより、データとクロックが同期しているか否かを
検出する事が出来る。
検出する事が出来る。
上記で詳細に説明した様に、同期，非同期の検出にフレ
ームパルスを利用しないので、回路構成が簡単になり，
コストダウンの効果が得られる。
ームパルスを利用しないので、回路構成が簡単になり，
コストダウンの効果が得られる。
第１図は本発明の一実施例のブロック図、 第２図は第１図のタイムチャート、 第３図は従来例のブロック図を示す。 図において、 ５は遅延回路、 ６，７はフリップフロップ回路、 ８は比較回路を示す。
Claims (1)
- 【請求項１】データとクロックの入力されるデータ保持
回路は第１、第２フリップフロップ回路と遅延回路とよ
り構成され、第１フリップフロップ回路にはクロック及
び入力されたデータが直接加えられ、第２フリップフロ
ップ回路にはクロックは直接、入力されたデータは遅延
回路を介して加えられ、かつ遅延回路の遅延時間はクロ
ックの間隔時間より小で、直接入力されたデータと遅延
回路を介するデータとの重複時間内にクロックが位置す
る如く選ばれ、第１、第２のフリップフロップ回路は与
えられるクロックの立上り又は立下り時点でデータを保
持し、それぞれ保持されたデータは比較回路に与えら
れ、該回路はデータが不一致の時エラーパルスを送出す
ることを特徴とする同期外れ検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217585A JPH0616619B2 (ja) | 1985-01-25 | 1985-01-25 | 同期外れ検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217585A JPH0616619B2 (ja) | 1985-01-25 | 1985-01-25 | 同期外れ検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61171246A JPS61171246A (ja) | 1986-08-01 |
| JPH0616619B2 true JPH0616619B2 (ja) | 1994-03-02 |
Family
ID=11798089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217585A Expired - Lifetime JPH0616619B2 (ja) | 1985-01-25 | 1985-01-25 | 同期外れ検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616619B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4837781A (en) * | 1987-04-07 | 1989-06-06 | Gigabit Logic, Inc. | Phase locked loop clock synchronizer and signal detector |
| EP0490273A3 (en) * | 1990-12-10 | 1992-12-09 | Advantest Corporation | Retiming circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5953741B2 (ja) * | 1979-12-05 | 1984-12-26 | 富士通株式会社 | ディジタル受信器における同期検出回路 |
-
1985
- 1985-01-25 JP JP1217585A patent/JPH0616619B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61171246A (ja) | 1986-08-01 |
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