JPH1042456A - ディジタルリレーのサンプリング同期監視方式 - Google Patents
ディジタルリレーのサンプリング同期監視方式Info
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- JPH1042456A JPH1042456A JP8194228A JP19422896A JPH1042456A JP H1042456 A JPH1042456 A JP H1042456A JP 8194228 A JP8194228 A JP 8194228A JP 19422896 A JP19422896 A JP 19422896A JP H1042456 A JPH1042456 A JP H1042456A
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- JP
- Japan
- Prior art keywords
- circuit
- sampling synchronization
- signal
- delay time
- time difference
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Abstract
(57)【要約】
【課題】 サンプリング同期タイミング信号が不正とな
るのを監視する。 【解決手段】 サンプリング同期生成回路Ａの到着遅延
時間差パルス化回路２から到着遅延時間差計測カウンタ
３に出力される、左回りタイミング信号ａと右回りタイ
ミング信号ｂの到着遅延時間差幅をもった到着遅延時間
差パルスｅと、サンプリング同期タイミングカウンタ７
から出力されるサンプリング同期タイミング信号ｋを、
ＡＮＤ回路８に入力し、ＡＮＤ回路８の出力ｍをウォッ
チドック監視回路９で監視する。回路Ａが正常に動作し
ていれば、信号ｋはパルスｅの出ている時発生し、ＡＮ
Ｄ回路８からは信号ｋに対応する信号ｍが連続して出力
するので、信号ｍでリトリガされるウォッチドック監視
回路９はタイムアップすることがないが、信号ｋが不正
となると、信号ｋが跡絶えるので、回路９がタイムアッ
プして信号ｋが不正となったことを報知する。
るのを監視する。 【解決手段】 サンプリング同期生成回路Ａの到着遅延
時間差パルス化回路２から到着遅延時間差計測カウンタ
３に出力される、左回りタイミング信号ａと右回りタイ
ミング信号ｂの到着遅延時間差幅をもった到着遅延時間
差パルスｅと、サンプリング同期タイミングカウンタ７
から出力されるサンプリング同期タイミング信号ｋを、
ＡＮＤ回路８に入力し、ＡＮＤ回路８の出力ｍをウォッ
チドック監視回路９で監視する。回路Ａが正常に動作し
ていれば、信号ｋはパルスｅの出ている時発生し、ＡＮ
Ｄ回路８からは信号ｋに対応する信号ｍが連続して出力
するので、信号ｍでリトリガされるウォッチドック監視
回路９はタイムアップすることがないが、信号ｋが不正
となると、信号ｋが跡絶えるので、回路９がタイムアッ
プして信号ｋが不正となったことを報知する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、環線系統保護用デ
ィジタルリレーに用いられているディジタルリレーのサ
ンプリング同期監視方式に関するものである。
ィジタルリレーに用いられているディジタルリレーのサ
ンプリング同期監視方式に関するものである。
【０００２】
【従来の技術】環線系統におけるディジタルリレーにお
いて、例えば、光ファイバー伝送路を右回り，左回りに
二重化して配置した場合、各リモートステーション（ノ
ード、例えば、端末装置）において、ディジタルリレー
の必要とするサンプリング同期タイミング信号を得るた
めに、マスターステーション（例えば、中央通信装置）
がサンプリング同期のためタイミング信号を右回りと左
回りに同時送出することにより、各リモートステーショ
ン側ではその右回りと左回りのタイミング信号到着時間
差の１／２時刻点をサンプリング同期タイミングとして
いる（特開平２−５１３１３号）。
いて、例えば、光ファイバー伝送路を右回り，左回りに
二重化して配置した場合、各リモートステーション（ノ
ード、例えば、端末装置）において、ディジタルリレー
の必要とするサンプリング同期タイミング信号を得るた
めに、マスターステーション（例えば、中央通信装置）
がサンプリング同期のためタイミング信号を右回りと左
回りに同時送出することにより、各リモートステーショ
ン側ではその右回りと左回りのタイミング信号到着時間
差の１／２時刻点をサンプリング同期タイミングとして
いる（特開平２−５１３１３号）。
【０００３】このサンプリング同期信号生成回路を図６
に、各部信号のタイミングを図７に示す。図中、１は左
回りタイミング信号ａと右回りタイミング信号ｂが入力
する１系（左回り），２系（右回り）優先判定部で、タ
イミング信号ａ及びｂの立ち上がりを検出して、早い方
の信号及び遅い方の信号を取り出してそれぞれスタート
信号ｃ及びストップ信号ｄとして出力する。この例では
１系を左回りとしているが、１系，２系は逆でもよい。
に、各部信号のタイミングを図７に示す。図中、１は左
回りタイミング信号ａと右回りタイミング信号ｂが入力
する１系（左回り），２系（右回り）優先判定部で、タ
イミング信号ａ及びｂの立ち上がりを検出して、早い方
の信号及び遅い方の信号を取り出してそれぞれスタート
信号ｃ及びストップ信号ｄとして出力する。この例では
１系を左回りとしているが、１系，２系は逆でもよい。
【０００４】２は時間差パルス化回路で、スタート信号
ｃで立ち上がり、ストップ信号ｄで立ち下がる到着遅延
時間差パルス信号ｅを出力する。３は到着遅延時間差パ
ルス信号ｅの時間を時間計測の精度となる発振器のクロ
ックをカウントして計測する到着遅延時間差計測カウン
タであり、ＣＰＵがストップ信号Ｄのタイミングで割込
処理などで読み出しするものである。この値をＣＬとす
る。４はＣＰＵからのデータ書き込み信号（回路のイネ
ーブル設定用）ｆ，ｆ′が入力するイネーブルレジス
タ。
ｃで立ち上がり、ストップ信号ｄで立ち下がる到着遅延
時間差パルス信号ｅを出力する。３は到着遅延時間差パ
ルス信号ｅの時間を時間計測の精度となる発振器のクロ
ックをカウントして計測する到着遅延時間差計測カウン
タであり、ＣＰＵがストップ信号Ｄのタイミングで割込
処理などで読み出しするものである。この値をＣＬとす
る。４はＣＰＵからのデータ書き込み信号（回路のイネ
ーブル設定用）ｆ，ｆ′が入力するイネーブルレジス
タ。
【０００５】５は上記スタート信号ｃとレジスタ４から
のイネーブル信号ｇ及びサンプリング同期タイミングカ
ウンタ７からの１／２時間タイムアップ信号（サンプリ
ング同期タイミング信号）ｋが入力するロードタイミン
グレジスタ、６はＣＰＵからのデータ信号ｈが入力さ
れ、ＣＰＵ処理等で先のＣＬ値の１／２にした値を書き
込むことにより、１／２時間設定用データｉを出力する
１／２時間設定レジスタである。そして上記サンプリン
グ同期タイミングカウンタ７はレジスタ６からの１／２
時間設定用データｉとロードタイミングレジスタ５から
のスタート信号によるカウンタロードタイミング信号ｊ
を受けてサンプリング周期タイミング信号ｋを出力する
ように構成されている。
のイネーブル信号ｇ及びサンプリング同期タイミングカ
ウンタ７からの１／２時間タイムアップ信号（サンプリ
ング同期タイミング信号）ｋが入力するロードタイミン
グレジスタ、６はＣＰＵからのデータ信号ｈが入力さ
れ、ＣＰＵ処理等で先のＣＬ値の１／２にした値を書き
込むことにより、１／２時間設定用データｉを出力する
１／２時間設定レジスタである。そして上記サンプリン
グ同期タイミングカウンタ７はレジスタ６からの１／２
時間設定用データｉとロードタイミングレジスタ５から
のスタート信号によるカウンタロードタイミング信号ｊ
を受けてサンプリング周期タイミング信号ｋを出力する
ように構成されている。
【０００６】このサンプリング同期タイミング信号ｋを
基準に従属同期を行うような回路（例えばＤＰＬＬ回
路）を付加して最終タイミングであるサンプリング信号
を得ている。
基準に従属同期を行うような回路（例えばＤＰＬＬ回
路）を付加して最終タイミングであるサンプリング信号
を得ている。
【０００７】
【発明が解決しようとする課題】上記リモートステーシ
ョンにおいて、右回り，左回りの系から受信するタイミ
ング信号によって到着時間差を計測し、到着遅延時間差
の１／２時刻点に、サンプリング同期タイミングを得る
回路は正常な回路において動作が保証できるが、ＩＣの
故障，回路のオープン，ショート等の考慮以外の事象に
よっては、正常なサンプリング同期タイミングを得るこ
とができない場合がある。
ョンにおいて、右回り，左回りの系から受信するタイミ
ング信号によって到着時間差を計測し、到着遅延時間差
の１／２時刻点に、サンプリング同期タイミングを得る
回路は正常な回路において動作が保証できるが、ＩＣの
故障，回路のオープン，ショート等の考慮以外の事象に
よっては、正常なサンプリング同期タイミングを得るこ
とができない場合がある。
【０００８】このような場合、不具合ステーションのデ
ィジタルリレーのアナログ信号をサンプリングするタイ
ミングが他のステーションとずれることとなり、このず
れを検出できない場合、リレーの誤動作となる場合が起
こる。
ィジタルリレーのアナログ信号をサンプリングするタイ
ミングが他のステーションとずれることとなり、このず
れを検出できない場合、リレーの誤動作となる場合が起
こる。
【０００９】通常、リレー側ではサンプリングＮｏ．監
視といわれる基本波の位相を基準にしたサンプリング時
点に一義的に決まるシーケンシャルな番号を付加し、情
報を管理し、一つのステーションの情報がずれることを
検出している。
視といわれる基本波の位相を基準にしたサンプリング時
点に一義的に決まるシーケンシャルな番号を付加し、情
報を管理し、一つのステーションの情報がずれることを
検出している。
【００１０】情報伝達路としての通信システムは、前述
のようなリレー側の監視とは別にサンプリング同期タイ
ミング信号の監視があった方が好ましい。
のようなリレー側の監視とは別にサンプリング同期タイ
ミング信号の監視があった方が好ましい。
【００１１】サンプリング同期タイミング信号がずれる
場合の故障例を示す。
場合の故障例を示す。
【００１２】（１）時間計測回路のカウンタ故障、カウ
ンタ出力信号のオープン，ショート等による不正な値、
また、この値を読む回路（例えば，ＣＰＵを介在した場
合はＣＰＵリード動作時リードバッファ不良）による不
正な値。
ンタ出力信号のオープン，ショート等による不正な値、
また、この値を読む回路（例えば，ＣＰＵを介在した場
合はＣＰＵリード動作時リードバッファ不良）による不
正な値。
【００１３】（２）サンプリング動作タイミング設定回
路のカウンタ故障、カウンタ値入力信号のオープン，シ
ョート等による不正な値、また、この値の書き込み回路
（例えば、ＣＰＵを介在した場合はＣＰＵライト動作時
のライトバッファ不良）による不正な値。
路のカウンタ故障、カウンタ値入力信号のオープン，シ
ョート等による不正な値、また、この値の書き込み回路
（例えば、ＣＰＵを介在した場合はＣＰＵライト動作時
のライトバッファ不良）による不正な値。
【００１４】本発明は、上記従来の問題点に鑑みてなさ
れたもので、その目的とするところは、生成されるサン
プリング同期タイミング信号が不正となるのを監視す
る、ディジタルリレーのサンプリング同期監視方式を提
供することにある。
れたもので、その目的とするところは、生成されるサン
プリング同期タイミング信号が不正となるのを監視す
る、ディジタルリレーのサンプリング同期監視方式を提
供することにある。
【００１５】
【課題を解決するための手段】本発明は、伝送路が右回
り左回りに配置され、各ノードがマスタステーションか
らの右回りと左回りのタイミング信号を受けて同一タイ
ミングのサンプリング同期タイミング信号を発生する回
路と、到着遅延時間差計測カウンタと、このカウンタを
起動させるための右回りと左回りのタイミング信号の時
間差パルスを発生する回路を有するサンプリング同期タ
イミング信号生成回路を備えたディジタルリレーにおい
て、（１）サンプリング同期タイミング信号が到着遅延
時間差パルス期間内にあるか否かを監視する。
り左回りに配置され、各ノードがマスタステーションか
らの右回りと左回りのタイミング信号を受けて同一タイ
ミングのサンプリング同期タイミング信号を発生する回
路と、到着遅延時間差計測カウンタと、このカウンタを
起動させるための右回りと左回りのタイミング信号の時
間差パルスを発生する回路を有するサンプリング同期タ
イミング信号生成回路を備えたディジタルリレーにおい
て、（１）サンプリング同期タイミング信号が到着遅延
時間差パルス期間内にあるか否かを監視する。
【００１６】または、（２）サンプリング同期タイミン
グ信号生成回路を２重化し、その２つの回路からのサン
プリング同期タイミング信号の時間ずれが許容範囲内に
あるか否かを監視する。
グ信号生成回路を２重化し、その２つの回路からのサン
プリング同期タイミング信号の時間ずれが許容範囲内に
あるか否かを監視する。
【００１７】または、（３）伝送路の伝送遅延時間とノ
ードの中継遅延時間など既知の遅延時間と装置の接続状
況を設定することにより、装置自身が到着遅延時間差を
予測し、この予測した遅延時間差と比較して到着遅延時
間差測定カウンタの計測値が正常か否かを判断する。
ードの中継遅延時間など既知の遅延時間と装置の接続状
況を設定することにより、装置自身が到着遅延時間差を
予測し、この予測した遅延時間差と比較して到着遅延時
間差測定カウンタの計測値が正常か否かを判断する。
【００１８】あるいは、（４）常時と異なる条件で実際
の到着遅延時間差を計測し、それを基準とするような許
容時間を加味した監視データを予め作成し、この監視デ
ータと比較して到着遅延時間差測定カウンタの計測値が
正常か否かを判断する。
の到着遅延時間差を計測し、それを基準とするような許
容時間を加味した監視データを予め作成し、この監視デ
ータと比較して到着遅延時間差測定カウンタの計測値が
正常か否かを判断する。
【００１９】
実施の形態１（時間差パルス利用方式） 図１にサンプリング同期監視回路を施したサンプリング
同期生成回路を示す。なお、従来図６に示したものと同
一構成部分は、同一符号を付してその重複する説明を省
略する。
同期生成回路を示す。なお、従来図６に示したものと同
一構成部分は、同一符号を付してその重複する説明を省
略する。
【００２０】図１において、Ａ（１〜７）は従来図６に
示したものと同様に構成されたサンプリング同期生成回
路、Ｂ（８，９）はサンプリング同期監視回路で、８は
時間差パルス回路２からの時間差パルス信号ｅとサンプ
リングカウンタ７からの１／２時間タイムアップ信号ｋ
が入力するＡＮＤ回路、９はＡＮＤ回路８の出力信号を
常時監視するウォッチドック監視回路である。
示したものと同様に構成されたサンプリング同期生成回
路、Ｂ（８，９）はサンプリング同期監視回路で、８は
時間差パルス回路２からの時間差パルス信号ｅとサンプ
リングカウンタ７からの１／２時間タイムアップ信号ｋ
が入力するＡＮＤ回路、９はＡＮＤ回路８の出力信号を
常時監視するウォッチドック監視回路である。
【００２１】次に、サンプリング同期監視回路Ｂの動作
について図２を用いて説明する。ＡＮＤ回路８に到着遅
延時間差パルス信号ｅと１／２時間タイムアップ信号ｋ
が図２のタイミングで入力すると、信号ｅとｋが同期し
て一致している間はＡＮＤ回路８は信号ｋと同期したウ
ォッチドック監視回路９のリトリガ信号ｍを出力するの
で、ウォッチドック監視回路９はタイムアップしない。
について図２を用いて説明する。ＡＮＤ回路８に到着遅
延時間差パルス信号ｅと１／２時間タイムアップ信号ｋ
が図２のタイミングで入力すると、信号ｅとｋが同期し
て一致している間はＡＮＤ回路８は信号ｋと同期したウ
ォッチドック監視回路９のリトリガ信号ｍを出力するの
で、ウォッチドック監視回路９はタイムアップしない。
【００２２】信号ｅとｋの同期が外れるとＡＮＤ回路８
はリトリガ信号ｍを出力しない。このリトリガ信号ｍの
出力しない時間が、ウォッチドック監視回路９に予め設
定されているタイムアップ時間を超えるとウォッチドッ
ク監視回路はタイムアップして異常判定信号ｎを出力す
る。しかして、サンプリング同期生成回路Ａの異常をサ
ンプリング同期監視回路Ｂにより監視できる。
はリトリガ信号ｍを出力しない。このリトリガ信号ｍの
出力しない時間が、ウォッチドック監視回路９に予め設
定されているタイムアップ時間を超えるとウォッチドッ
ク監視回路はタイムアップして異常判定信号ｎを出力す
る。しかして、サンプリング同期生成回路Ａの異常をサ
ンプリング同期監視回路Ｂにより監視できる。
【００２３】実施の形態２（２重化方式） 図３にサンプリング同期監視回路を施したサンプリング
同期生成回路を示す。この回路は図６に示したサンプリ
ング同期生成回路を２重化することにより、その結果得
られたサンプリング同期タイミングの時間差をチェック
する方式である。なお、従来図６に示したものと同一構
成部分は、同一符号を付してその重複する説明を省略す
る。
同期生成回路を示す。この回路は図６に示したサンプリ
ング同期生成回路を２重化することにより、その結果得
られたサンプリング同期タイミングの時間差をチェック
する方式である。なお、従来図６に示したものと同一構
成部分は、同一符号を付してその重複する説明を省略す
る。
【００２４】図３において、Ａ，Ａ′は２重化されたサ
ンプリング同期生成回路で、それぞれ図６のものと同様
に構成されている。２重化された回路Ａ，Ａ′の一方に
異常が発生すると、サンプリング同期タイミングカウン
タ７，７′から出力される１／２時間タイムアップ信号
ｋ，ｋ′の時間差を生ずる。Ｃはこの時間差を監視する
時間差監視回路で、図４に示すように構成されている。
ンプリング同期生成回路で、それぞれ図６のものと同様
に構成されている。２重化された回路Ａ，Ａ′の一方に
異常が発生すると、サンプリング同期タイミングカウン
タ７，７′から出力される１／２時間タイムアップ信号
ｋ，ｋ′の時間差を生ずる。Ｃはこの時間差を監視する
時間差監視回路で、図４に示すように構成されている。
【００２５】図４について、１１は１／２時間タイムア
ップ信号ｋ，ｋ′が入力するフリップフロップ（Ｆ
Ｆ）、１２はＦＦ１１の出力端子Ｑ，Ｑ-からの信号が
入力する入力否定子付のＯＲ回路、１３はこのＯＲ回路
の出力を許容時間のパルスｐに変えるパルス化回路、１
４，１５はＦＦ１１の出力信号Ｑ-，Ｑを反転させるイ
ンバータ、１６はインバータ１４の出力信号と上記信号
ｋが入力するＮＡＮＤ回路、１７はインバータ１５の出
力信号と上記信号ｋ′が入力するＮＡＮＤ回路。
ップ信号ｋ，ｋ′が入力するフリップフロップ（Ｆ
Ｆ）、１２はＦＦ１１の出力端子Ｑ，Ｑ-からの信号が
入力する入力否定子付のＯＲ回路、１３はこのＯＲ回路
の出力を許容時間のパルスｐに変えるパルス化回路、１
４，１５はＦＦ１１の出力信号Ｑ-，Ｑを反転させるイ
ンバータ、１６はインバータ１４の出力信号と上記信号
ｋが入力するＮＡＮＤ回路、１７はインバータ１５の出
力信号と上記信号ｋ′が入力するＮＡＮＤ回路。
【００２６】１８はＮＡＮＤ回路１６，１７の出力信号
が入力する否定子付のＯＲ回路、１９はパルス化回路１
３の出力信号ｐ及びＯＲ回路１８の出力信号ｇが入力す
るＡＮＤ回路、２０はＡＮＤ回路１９の出力信号ｒを常
時監視するウォッチドック監視回路である。
が入力する否定子付のＯＲ回路、１９はパルス化回路１
３の出力信号ｐ及びＯＲ回路１８の出力信号ｇが入力す
るＡＮＤ回路、２０はＡＮＤ回路１９の出力信号ｒを常
時監視するウォッチドック監視回路である。
【００２７】次に、この時間差監視回路Ｃの動作につい
て図５を用いて説明する。ＦＦ１１とＯＲ回路１２によ
り信号ｋ，ｋ′の優先判定が行われる。図５では信号ｋ
の方がｋ′より早い。この場合、ＦＦ１１に信号ｋが入
力すると、ＦＦ１１の出力端子Ｑの出力は“０”とな
り、入力否定子付のＯＲ回路１２の出力は“１”とな
る。続いて信号ｋ′がＦＦ１１に入力するが端子Ｑの出
力が“０”となっているので、ＦＦ１１は反転しない。
即ち優先判定が行われる。ＦＦ１１の端子Ｑの出力が
“０”となって入力否定子付のＯＲ回路１２からパルス
化回路１３に信号“１”が入力すると、パルス化回路は
パルス幅ｔのパルスｐを出力する。このパルスｐは優先
判定の結果最初にきた信号ｋから、後からくる信号ｋ′
を許容する時間幅ｔを加味したパルスである。
て図５を用いて説明する。ＦＦ１１とＯＲ回路１２によ
り信号ｋ，ｋ′の優先判定が行われる。図５では信号ｋ
の方がｋ′より早い。この場合、ＦＦ１１に信号ｋが入
力すると、ＦＦ１１の出力端子Ｑの出力は“０”とな
り、入力否定子付のＯＲ回路１２の出力は“１”とな
る。続いて信号ｋ′がＦＦ１１に入力するが端子Ｑの出
力が“０”となっているので、ＦＦ１１は反転しない。
即ち優先判定が行われる。ＦＦ１１の端子Ｑの出力が
“０”となって入力否定子付のＯＲ回路１２からパルス
化回路１３に信号“１”が入力すると、パルス化回路は
パルス幅ｔのパルスｐを出力する。このパルスｐは優先
判定の結果最初にきた信号ｋから、後からくる信号ｋ′
を許容する時間幅ｔを加味したパルスである。
【００２８】一方、ＮＡＮＤ回路１６には信号ｋとＦＦ
１１の端子Ｑ-の信号“１”をインバータ１４で反転さ
せた信号“０”が入力するので、この回路の出力は
“１”となる。また、ＡＮＤ回路１７には信号ｋ′とＦ
Ｆ１１の端子Ｑの信号“０”をインバータ１５で反転さ
せた信号“１”が入力するので、この回路は信号ｋ′の
入力時に“０”を出力する。しかして、ＯＲ回路１８か
らは信号ｋ′と同期した信号ｑが出力される。ＡＮＤ回
路１９はパルス化回路１３からの信号ｐとＯＲ回路１８
からの信号ｑのＡＮＤをとる。ウォッチドック監視回路
２０はＡＮＤ回路１９からのリトリガ信号ｒの出力しな
い時間が、回路２０に予め設定されているタイムアップ
時間を超えるとタイムアップして異常判定信号Ｓを出力
する。
１１の端子Ｑ-の信号“１”をインバータ１４で反転さ
せた信号“０”が入力するので、この回路の出力は
“１”となる。また、ＡＮＤ回路１７には信号ｋ′とＦ
Ｆ１１の端子Ｑの信号“０”をインバータ１５で反転さ
せた信号“１”が入力するので、この回路は信号ｋ′の
入力時に“０”を出力する。しかして、ＯＲ回路１８か
らは信号ｋ′と同期した信号ｑが出力される。ＡＮＤ回
路１９はパルス化回路１３からの信号ｐとＯＲ回路１８
からの信号ｑのＡＮＤをとる。ウォッチドック監視回路
２０はＡＮＤ回路１９からのリトリガ信号ｒの出力しな
い時間が、回路２０に予め設定されているタイムアップ
時間を超えるとタイムアップして異常判定信号Ｓを出力
する。
【００２９】上記では、信号ｋがｋ′より先の場合につ
いて説明したが信号ｋ′がｋより先の場合も同様に時間
差が監視される。
いて説明したが信号ｋ′がｋより先の場合も同様に時間
差が監視される。
【００３０】なお、実施の形態１及び２ではＡＮＤ回路
８及びＡＮＤ回路１９の出力をウォッチドック監視回路
で監視しているが、ウォッチドック監視回路に限定され
るものでない。
８及びＡＮＤ回路１９の出力をウォッチドック監視回路
で監視しているが、ウォッチドック監視回路に限定され
るものでない。
【００３１】実施の形態３（遅延時間予測方式） 実施の形態１及び２は、ハードウエアによる監視方式で
あるが、実施の形態３はソフトウエアにより同期生成回
路を監視する。
あるが、実施の形態３はソフトウエアにより同期生成回
路を監視する。
【００３２】図６に示すサンプリング同期生成回路にお
いて、到着遅延時間差計測カウンタ３で測定される時間
はループ内のマスターステーションからそのノードまで
の位置関係によって定まる１系と２系との到着時間差で
ある。この時間差はマスターステーションからこのノー
ドまでの光ファイバーによる伝送遅延（５μＳ／ｋｍ）
とノードの中継遅延による。そこで次のような設定項目
を設けて、コンピュータ演算より、そのノードの位置に
よって定まる１系，２系との到着遅延時間差を推定し、
その推定時間に監視許容時間±ｔmを考慮して到着遅延
時間差予測値を（１）式で求める。
いて、到着遅延時間差計測カウンタ３で測定される時間
はループ内のマスターステーションからそのノードまで
の位置関係によって定まる１系と２系との到着時間差で
ある。この時間差はマスターステーションからこのノー
ドまでの光ファイバーによる伝送遅延（５μＳ／ｋｍ）
とノードの中継遅延による。そこで次のような設定項目
を設けて、コンピュータ演算より、そのノードの位置に
よって定まる１系，２系との到着遅延時間差を推定し、
その推定時間に監視許容時間±ｔmを考慮して到着遅延
時間差予測値を（１）式で求める。
【００３３】 到着遅延時間差予測値ｔｙ＝ │（（１系の光ファイバー距離×５μＳ）＋（１系のノードまでの中継段数×ｔ n ｎＳ））−（（２系の光ファイバー距離×５μＳ）＋（２系ノードまでの中継 段数×ｔnｎＳ））│ ……（１） そして、この到着遅延時間差の予測値と到着時間差計測
カウンタ３によって求めた遅延時間とを（２）式で比較
してサンプリング同期生成回路が適切であるかを判定す
る。
カウンタ３によって求めた遅延時間とを（２）式で比較
してサンプリング同期生成回路が適切であるかを判定す
る。
【００３４】 ｜（到着遅延時間差計測カウンタ値×クロック周期）−（到着遅延時間差予測 値ｔｙ）｜≦±（監視許容時間ｔm） ……（２） 実施の形態４（測定時間＋許容時間設定管理方式） 環線系統保護用ディジタルリレーの竣工試験時には、シ
ステムに故障がないので、常時はサンプリング同期生成
回路（図６）の到着遅延時間差計測回路（カウンタ３）
に、竣工試験時の操作によって測定した時間差（設定し
た監視許容時間）を加味した監視データ生成モードを用
意する。
ステムに故障がないので、常時はサンプリング同期生成
回路（図６）の到着遅延時間差計測回路（カウンタ３）
に、竣工試験時の操作によって測定した時間差（設定し
た監視許容時間）を加味した監視データ生成モードを用
意する。
【００３５】そして、この機能により、常時の時間差測
定値が、竣工時に求めた管理値（監視許容値を考慮した
監視データ）以下であることを監視する。即ち、コンピ
ュータにより常時（３）式を演算することによって、サ
ンプリング同期生成回路を常時監視する。
定値が、竣工時に求めた管理値（監視許容値を考慮した
監視データ）以下であることを監視する。即ち、コンピ
ュータにより常時（３）式を演算することによって、サ
ンプリング同期生成回路を常時監視する。
【００３６】 │常時の時間差測定値−（（竣工試験時に測定した時間差）｜ ≦±（設定した監視許容時間）） ……（３）
【００３７】
【発明の効果】本発明は、上述のとおり構成されている
ので、次に記載する効果を奏する。
ので、次に記載する効果を奏する。
【００３８】（１）サンプリング同期信号生成回路をカ
ウンタなどの論理ロジックで製作した場合のサンプリン
グ同期信号生成の妥当性を保証する監視ができる。
ウンタなどの論理ロジックで製作した場合のサンプリン
グ同期信号生成の妥当性を保証する監視ができる。
【００３９】（２）時間差パルスを利用したものは、時
間差パルス信号が１系と２系の受信タイミングの間にあ
ることを利用しているので、それ以外を不良とする判断
が簡単な回路で実現可能である。そして、右回り，左回
り時間差の小さいループ亘長の場合最も簡易でかなり有
効である。
間差パルス信号が１系と２系の受信タイミングの間にあ
ることを利用しているので、それ以外を不良とする判断
が簡単な回路で実現可能である。そして、右回り，左回
り時間差の小さいループ亘長の場合最も簡易でかなり有
効である。
【００４０】（３）サンプリング同期信号生成回路を２
重化したものは、２重化することにより回路が冗長とな
るが、全く同じ条件でサンプリング同期タイミング信号
を求めているので、ハードウエアの故障以外は信号のタ
イミングが同一となるという特徴を利用した方式であ
り、ループ亘長によらない、最も信頼性の高いものとな
る。
重化したものは、２重化することにより回路が冗長とな
るが、全く同じ条件でサンプリング同期タイミング信号
を求めているので、ハードウエアの故障以外は信号のタ
イミングが同一となるという特徴を利用した方式であ
り、ループ亘長によらない、最も信頼性の高いものとな
る。
【００４１】（４）ソフトウエアによる監視方式は時間
計測カウンタまでの監視ができる。また、ハードウエア
によらないので監視回路の故障による監視の盲点がな
い。
計測カウンタまでの監視ができる。また、ハードウエア
によらないので監視回路の故障による監視の盲点がな
い。
【図１】実施の形態１にかかる回路を示すブロック図。
【図２】同期監視回路の動作を説明するタイミング図。
【図３】実施の形態２にかかる回路を示すブロック図。
【図４】到着遅延時間差監視回路を示すブロック図。
【図５】到着遅延時間差監視回路の動作を説明するタイ
ミング図。
ミング図。
【図６】サンプリング同期生成回路を示すブロック図。
【図７】サンプリング同期生成回路の動作を説明するタ
イミング図。
イミング図。
Ａ…同期生成回路 Ｂ…サンプリング同期監視回路 Ｃ…時間差監視回路 １…１系，２系優先判定部 ２…到着遅延時間差パルス化回路 ３…到着遅延時間差計測カウンタ ４…イネーブルレジスタ ５…ロードタイミングレジスタ ６…１／２時間設定レジスタ ７…サンプリング同期タイミングカウンタ ９，２０…ウォッチドック監視回路 １３…許容時間〜パルス化回路
【手続補正書】
【提出日】平成８年１０月１８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正内容】
【図５】
Claims (4)
- 【請求項１】 伝送路が右回り左回りに配置され、各ノ
ードがマスタステーションからの右回りと左回りのタイ
ミング信号を受けて同一タイミングのサンプリング同期
タイミング信号を発生する回路と、到着遅延時間計測カ
ウンタを起動させるための右回りと左回りのタイミング
信号の時間差パルスを発生する回路を備えたディジタル
リレーのサンプリング同期監視方式であって、 前記サンプリング同期タイミング信号が前記到着遅延時
間差パルスの発生している期間内にあるか否かを監視す
ることを特徴としたディジタルリレーのサンプリング同
期監視方式。 - 【請求項２】 伝送路が右回り左回りに配置され、各ノ
ードがマスタステーションからの右回りと左回りのタイ
ミング信号を受けて同一タイミングのサンプリング同期
タイミング信号を発生するサンプリング同期タイミング
信号生成回路を備えたディジタルリレーのサンプリング
同期監視方式であって、 前記サンプリング同期タイミング信号生成回路を２重化
し、その２つの回路からのサンプリング同期タイミング
信号の時間ずれが許容範囲内にあるか否かを監視するこ
とを特徴とするディジタルリレーのサンプリング同期監
視方式。 - 【請求項３】 伝送路が右回り左回りに配置され、各ノ
ードがマスタステーションからの右回りと左回りのタイ
ミング信号を受けて同一タイミングのサンプリング同期
タイミング信号を発生する回路と、右回りと左回りのタ
イミング信号の時間差を計測する到着遅延時間計測カウ
ンタを備えたディジタルリレーのサンプリング同期監視
方式であって、 伝送路の伝送遅延時間とノードの中継遅延時間など既知
の遅延時間と装置の接続状況を設定することにより、装
置自身が到着遅延時間差を予測し、この予測した到着遅
延時間差と比較して到着遅延時間測定カウンタの計測値
が正常か否かを判断することを特徴とするディジタルリ
レーのサンプリング同期監視方式。 - 【請求項４】 伝送路が右回り左回りに配置され、各ノ
ードがマスタステーションからの右回りと左回りのタイ
ミング信号を受けて同一のサンプリング同期タイミング
信号を発生する回路と右回りと左回りのタイミング信号
の到着時間差を計測する到着遅延時間差計測カウンタを
備えたディジタルリレーのサンプリング同期監視方式で
あって、 常時と異なる条件で実際の到着遅延時間差を測定し、そ
れを基準とするような許容時間を加味した監視データを
予め作成し、この監視データと比較して到着遅延時間差
計測カウンタの計測値が正常か否かを判断することを特
徴とするディジタルリレーのサンプリング同期監視方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19422896A JP3629825B2 (ja) | 1996-07-24 | 1996-07-24 | ディジタルリレーのサンプリング同期監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19422896A JP3629825B2 (ja) | 1996-07-24 | 1996-07-24 | ディジタルリレーのサンプリング同期監視方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1042456A true JPH1042456A (ja) | 1998-02-13 |
| JP3629825B2 JP3629825B2 (ja) | 2005-03-16 |
Family
ID=16321099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19422896A Expired - Lifetime JP3629825B2 (ja) | 1996-07-24 | 1996-07-24 | ディジタルリレーのサンプリング同期監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3629825B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191919A (ja) * | 1997-12-25 | 1999-07-13 | Meidensha Corp | サンプリング同期方式 |
-
1996
- 1996-07-24 JP JP19422896A patent/JP3629825B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11191919A (ja) * | 1997-12-25 | 1999-07-13 | Meidensha Corp | サンプリング同期方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3629825B2 (ja) | 2005-03-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040803 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040907 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041022 |
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