JPH10240374A - クロック異常検出回路 - Google Patents
クロック異常検出回路Info
- Publication number
- JPH10240374A JPH10240374A JP3731597A JP3731597A JPH10240374A JP H10240374 A JPH10240374 A JP H10240374A JP 3731597 A JP3731597 A JP 3731597A JP 3731597 A JP3731597 A JP 3731597A JP H10240374 A JPH10240374 A JP H10240374A
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- JP
- Japan
- Prior art keywords
- clock
- abnormality detection
- cycle
- circuit
- abnormality
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】 不連続的にクロック周期やデューティ比が変
化したような場合にも、クロック（周期）異常として検
出できるクロック異常検出回路を得る。 【解決手段】 被検査クロックａは、遅延回路１により
１周期分の遅延を与えられた遅延クロックｂとともに、
比較回路２で比較される。比較結果信号ｃは、カウンタ
３へ入力される。その結果一致と判定された場合は、比
較結果信号ｃがローレベル出力となり、カウンタ３をリ
セット状態とする。比較結果が不一致と判定された場合
は、比較結果信号ｃがハイレベル出力となり、カウンタ
３はその時間を計測する。比較結果信号ｃのハイレベル
期間が、あらかじめカウンタ３内に設定された周期異常
検出時間を越えれば、カウンタ３から異常検出信号ｄが
出力され、ラッチ回路４で異常検出フラグｆをセットす
る。
化したような場合にも、クロック（周期）異常として検
出できるクロック異常検出回路を得る。 【解決手段】 被検査クロックａは、遅延回路１により
１周期分の遅延を与えられた遅延クロックｂとともに、
比較回路２で比較される。比較結果信号ｃは、カウンタ
３へ入力される。その結果一致と判定された場合は、比
較結果信号ｃがローレベル出力となり、カウンタ３をリ
セット状態とする。比較結果が不一致と判定された場合
は、比較結果信号ｃがハイレベル出力となり、カウンタ
３はその時間を計測する。比較結果信号ｃのハイレベル
期間が、あらかじめカウンタ３内に設定された周期異常
検出時間を越えれば、カウンタ３から異常検出信号ｄが
出力され、ラッチ回路４で異常検出フラグｆをセットす
る。
Description
【０００１】
【発明の属する技術分野】本発明はクロック異常検出回
路に関し、特にＣＰＵ内部で使用するクロック、あるい
は外部のインタフェース機器へ供給する同期クロックの
クロック異常検出回路に関する。
路に関し、特にＣＰＵ内部で使用するクロック、あるい
は外部のインタフェース機器へ供給する同期クロックの
クロック異常検出回路に関する。
【０００２】
【従来の技術】コンピュータ（ＣＰＵ）システムは、ク
ロックを基にして動作しているので、クロックの異常を
検出することは重要である。クロック異常にはいくつか
のタイプが考えられるが、本発明はそのうちでも重要な
クロック周期の異常を検出する回路に関する。
ロックを基にして動作しているので、クロックの異常を
検出することは重要である。クロック異常にはいくつか
のタイプが考えられるが、本発明はそのうちでも重要な
クロック周期の異常を検出する回路に関する。
【０００３】特開昭６３−３０８５７５号公報には図３
に示すように、周波数ｆ＝ｆc （規定周期）（ｆc ＝１
／Ｔc ）の被検査クロックａはバッファ５に入力され、
バッファ５からは正転クロックｈ及び反転クロックｈ’
が出力される。反転クロックｈ’はディレイ６におい
て、遅延時間τ＝Ｔc ／２だけ遅延され信号ｉとして出
力される。そして、信号ｉ及びｈはイクスクルーシブオ
ア（排他的論理和）回路７に入力され、同回路７の出力
ｊはカットオフ周波数ｆc ／２のローパスフィルタ８に
入力され、同フィルタ８の出力ｋはバッファ９を介して
クロック検出信号ｌとして出力される。
に示すように、周波数ｆ＝ｆc （規定周期）（ｆc ＝１
／Ｔc ）の被検査クロックａはバッファ５に入力され、
バッファ５からは正転クロックｈ及び反転クロックｈ’
が出力される。反転クロックｈ’はディレイ６におい
て、遅延時間τ＝Ｔc ／２だけ遅延され信号ｉとして出
力される。そして、信号ｉ及びｈはイクスクルーシブオ
ア（排他的論理和）回路７に入力され、同回路７の出力
ｊはカットオフ周波数ｆc ／２のローパスフィルタ８に
入力され、同フィルタ８の出力ｋはバッファ９を介して
クロック検出信号ｌとして出力される。
【０００４】規定の周期Ｔ＝Ｔc のクロックａが供給さ
れている状態では、正転クロックｈと、その反転クロッ
クｈ’を半周期分、すなわちτ＝Ｔc ／２だけ遅延させ
た遅延クロックｉとは、図４（Ａ）に示すように同位相
となるため、イクスクルーシブオア回路７の出力ｊは、
図４（Ａ）のように常時ローレベル（Ｌ）になる。従っ
て、クロック検出信号ｌもローレベルになる。
れている状態では、正転クロックｈと、その反転クロッ
クｈ’を半周期分、すなわちτ＝Ｔc ／２だけ遅延させ
た遅延クロックｉとは、図４（Ａ）に示すように同位相
となるため、イクスクルーシブオア回路７の出力ｊは、
図４（Ａ）のように常時ローレベル（Ｌ）になる。従っ
て、クロック検出信号ｌもローレベルになる。
【０００５】次にクロックａが供給されない場合、すな
わち入力クロック断状態では、図４（Ｂ）に示すように
イクスクルーシブオア回路７の入力ｈ，ｉは互いに反転
した状態になるため、その出力ｊはハイレベルになり、
クロック検出信号ｌもハイレベルとなる。これによって
クロック異常を検出できる。
わち入力クロック断状態では、図４（Ｂ）に示すように
イクスクルーシブオア回路７の入力ｈ，ｉは互いに反転
した状態になるため、その出力ｊはハイレベルになり、
クロック検出信号ｌもハイレベルとなる。これによって
クロック異常を検出できる。
【０００６】実際には、クロックａはその波形、及びデ
ューティ比が微妙に変動し、正転クロックｈと遅延クロ
ックｉは図４（Ｃ）に示すようにわずかにずれることが
あり、イクスクルーシブオア回路７の出力ｊには同図に
示すようなノイズが現れる。従って、このノイズをカッ
トオフ周波数がｆc ／２のローパスフィルタ８によって
濾波することにより、その出力ｋを図４（Ｃ）のように
でき、バッファ９における２値化のスレシホールドレベ
ルＴＨ1 を、同図のように適当に決めることにより、正
しいクロック検出信号ｌを得ることができる。
ューティ比が微妙に変動し、正転クロックｈと遅延クロ
ックｉは図４（Ｃ）に示すようにわずかにずれることが
あり、イクスクルーシブオア回路７の出力ｊには同図に
示すようなノイズが現れる。従って、このノイズをカッ
トオフ周波数がｆc ／２のローパスフィルタ８によって
濾波することにより、その出力ｋを図４（Ｃ）のように
でき、バッファ９における２値化のスレシホールドレベ
ルＴＨ1 を、同図のように適当に決めることにより、正
しいクロック検出信号ｌを得ることができる。
【０００７】
【発明が解決しようとする課題】図３に示す特開昭６３
−３０８５７５号公報記載のクロック異常検出回路の場
合、クロックが停止したり、クロック周期やデューティ
比が連続的に大きく変化したような場合は検出可能だ
が、不連続的にクロック周期やデューティ比が変化した
ような場合は、ノイズと見なされてローパスフィルタで
除去される可能性がある。
−３０８５７５号公報記載のクロック異常検出回路の場
合、クロックが停止したり、クロック周期やデューティ
比が連続的に大きく変化したような場合は検出可能だ
が、不連続的にクロック周期やデューティ比が変化した
ような場合は、ノイズと見なされてローパスフィルタで
除去される可能性がある。
【０００８】本発明の目的は、不連続的にクロック周期
やデューティ比が変化したような場合にも、クロック
（周期）異常として検出できるクロック異常検出回路を
提供することである。
やデューティ比が変化したような場合にも、クロック
（周期）異常として検出できるクロック異常検出回路を
提供することである。
【０００９】
【課題を解決するための手段】本発明によるクロック異
常検出回路は、被検査クロックを１周期分遅延させる１
周期遅延手段と、前記被検査クロックと前記１周期遅延
手段の出力とを比較して不一致の場合のみ前記不一致期
間に出力を出すクロック比較手段と、前記不一致期間が
あらかじめ定められた許容範囲を超えたときに異常検出
信号を出力する異常検出手段とを含むことを特徴とす
る。
常検出回路は、被検査クロックを１周期分遅延させる１
周期遅延手段と、前記被検査クロックと前記１周期遅延
手段の出力とを比較して不一致の場合のみ前記不一致期
間に出力を出すクロック比較手段と、前記不一致期間が
あらかじめ定められた許容範囲を超えたときに異常検出
信号を出力する異常検出手段とを含むことを特徴とす
る。
【００１０】本発明の作用は次の通りである。被検査ク
ロックを１周期分遅延させたクロックと、被検査クロッ
クとを比較する。被検査クロックの周期あるいはデュー
ティ比に異常がなければ上記の両クロックは一致し、異
常があれば不一致となる。不一致が発生している時間
が、ある時間（許容範囲）以上になると、クロック異常
として検出し、警報する。
ロックを１周期分遅延させたクロックと、被検査クロッ
クとを比較する。被検査クロックの周期あるいはデュー
ティ比に異常がなければ上記の両クロックは一致し、異
常があれば不一致となる。不一致が発生している時間
が、ある時間（許容範囲）以上になると、クロック異常
として検出し、警報する。
【００１１】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１２】図１は本発明によるクロック異常検出回路
の実施例の構成を示すブロック図であり、図２〜４と同
等部分は同一符号にて示している。
の実施例の構成を示すブロック図であり、図２〜４と同
等部分は同一符号にて示している。
【００１３】図１において、本発明によるクロック異常
検出回路は、入力被検査クロックａを１周期分遅延させ
る遅延回路１、遅延回路１の出力ｂと被検査クロックａ
とを比較する例えばイクスクルーシブオア（排他的論理
和）回路からなる比較回路２、比較回路２に出力ｃが発
生したときに、信号ｃの発生している期間クロック（Ｃ
ＬＫ）（このクロック周波数は、被検査クロックａの周
波数に比べ充分に高い）ｅを計数する事で時間を測定
し、出力ｃが無くなった時点でクリア（ＣＬＲ）される
カウンタ３、カウンタ３の出力ｄをラッチし、警報フラ
グｆをたてるとともに外部からのフラグリセットｇによ
りリセットされるラッチ回路４で構成される。
検出回路は、入力被検査クロックａを１周期分遅延させ
る遅延回路１、遅延回路１の出力ｂと被検査クロックａ
とを比較する例えばイクスクルーシブオア（排他的論理
和）回路からなる比較回路２、比較回路２に出力ｃが発
生したときに、信号ｃの発生している期間クロック（Ｃ
ＬＫ）（このクロック周波数は、被検査クロックａの周
波数に比べ充分に高い）ｅを計数する事で時間を測定
し、出力ｃが無くなった時点でクリア（ＣＬＲ）される
カウンタ３、カウンタ３の出力ｄをラッチし、警報フラ
グｆをたてるとともに外部からのフラグリセットｇによ
りリセットされるラッチ回路４で構成される。
【００１４】本発明の実施例の動作は、被検査クロック
ａは、遅延回路１により１周期分の遅延を与えられた遅
延クロックｂとともに、比較回路２へ入力され、比較さ
れる。比較回路２からの比較結果信号ｃは、カウンタ３
へ入力される。比較回路２で比較した結果、一致（正
常）と判定された場合は、比較結果信号ｃがローレベル
（Ｌ）出力となり、カウンタ３をリセット状態（動作さ
せない）とする。
ａは、遅延回路１により１周期分の遅延を与えられた遅
延クロックｂとともに、比較回路２へ入力され、比較さ
れる。比較回路２からの比較結果信号ｃは、カウンタ３
へ入力される。比較回路２で比較した結果、一致（正
常）と判定された場合は、比較結果信号ｃがローレベル
（Ｌ）出力となり、カウンタ３をリセット状態（動作さ
せない）とする。
【００１５】一方、比較結果が不一致（異常）と判定さ
れた場合は、比較結果信号ｃがハイレベル（Ｈ）出力と
なり、カウンタ３でハイレベル出力状態の時間を計測す
る。比較結果信号ｃは、正常期間中はローレベル、異常
期間中はハイレベルとなるため、比較結果信号ｃのハイ
レベル期間が、あらかじめカウンタ３内に設定された周
期異常検出時間（許容範囲）（図２（Ｂ）参照）を越え
れば、カウンタ３から異常検出信号ｄが出力され、ラッ
チ回路４で異常検出フラグｆをセットする。
れた場合は、比較結果信号ｃがハイレベル（Ｈ）出力と
なり、カウンタ３でハイレベル出力状態の時間を計測す
る。比較結果信号ｃは、正常期間中はローレベル、異常
期間中はハイレベルとなるため、比較結果信号ｃのハイ
レベル期間が、あらかじめカウンタ３内に設定された周
期異常検出時間（許容範囲）（図２（Ｂ）参照）を越え
れば、カウンタ３から異常検出信号ｄが出力され、ラッ
チ回路４で異常検出フラグｆをセットする。
【００１６】その後、クロック異常が復旧し、比較結果
信号ｃがローレベルになっても、ラッチ回路４での異常
検出フラグｆの状態は、保持されたまま（更新されな
い）となり、フラグリセット信号ｇが、外部から入力さ
れるまで保持される。
信号ｃがローレベルになっても、ラッチ回路４での異常
検出フラグｆの状態は、保持されたまま（更新されな
い）となり、フラグリセット信号ｇが、外部から入力さ
れるまで保持される。
【００１７】被検査クロックａは、図２に示すように自
分自身の現サイクルと１クロック前のサイクルとを比較
回路２で比較され、その周期あるいはデューティ比のず
れ（異常）がクロックの許容範囲（あらかじめシステム
で決定される）異常となると、クロック異常として異常
検出フラグｆがセットされる。
分自身の現サイクルと１クロック前のサイクルとを比較
回路２で比較され、その周期あるいはデューティ比のず
れ（異常）がクロックの許容範囲（あらかじめシステム
で決定される）異常となると、クロック異常として異常
検出フラグｆがセットされる。
【００１８】図２（Ａ）に示すように被検査クロックａ
が正常な場合は、現サイクルＢと一つ前のサイクルＡと
を比較したとき、比較回路２の出力（比較結果信号）ｃ
はローレベルに固定されたままで、異常検出フラグｆは
たたない。
が正常な場合は、現サイクルＢと一つ前のサイクルＡと
を比較したとき、比較回路２の出力（比較結果信号）ｃ
はローレベルに固定されたままで、異常検出フラグｆは
たたない。
【００１９】図２（Ｂ）では、デューティ比が許容範囲
以上ずれた場合の例を示している。被検査クロックａの
現サイクルＢと一つ前のサイクルＡとを比較し、現サイ
クルＢに比べ一つ前のサイクルＡのハイレベル期間が長
いため、比較回路２の出力（比較結果信号）ｃがハイレ
ベルになる。比較結果信号ｃがハイレベル期間中は、カ
ウンタ３が動作（時間計数）するため、そのハイレベル
が定められた時間（許容範囲）以上続けば、クロック異
常として異常検出フラグｆを出力させる。
以上ずれた場合の例を示している。被検査クロックａの
現サイクルＢと一つ前のサイクルＡとを比較し、現サイ
クルＢに比べ一つ前のサイクルＡのハイレベル期間が長
いため、比較回路２の出力（比較結果信号）ｃがハイレ
ベルになる。比較結果信号ｃがハイレベル期間中は、カ
ウンタ３が動作（時間計数）するため、そのハイレベル
が定められた時間（許容範囲）以上続けば、クロック異
常として異常検出フラグｆを出力させる。
【００２０】
【発明の効果】以上説明したように本発明は、被検査ク
ロックについて１周期分遅延させ、現サイクルと一つ前
のサイクルとを比較して、異常の有無を判定しているの
で、クロックの許容値を任意に設定でき、クロックのデ
ューティ比に無関係にクロック異常の検出を可能とする
効果がある。また、ローパスフィルタを使用しないの
で、不連続なクロック異常を検出できる効果もある。
ロックについて１周期分遅延させ、現サイクルと一つ前
のサイクルとを比較して、異常の有無を判定しているの
で、クロックの許容値を任意に設定でき、クロックのデ
ューティ比に無関係にクロック異常の検出を可能とする
効果がある。また、ローパスフィルタを使用しないの
で、不連続なクロック異常を検出できる効果もある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のタイミングチャートである。
【図３】従来のクロック異常検出回路の一例のブロック
図である。
図である。
【図４】従来のクロック異常検出回路の一例のタイミン
グチャートである。
グチャートである。
１ 遅延回路 ２ 比較回路 ３ カウンタ ４ ラッチ回路
Claims (3)
- 【請求項１】 被検査クロックを１周期分遅延させる１
周期遅延手段と、前記被検査クロックと前記１周期遅延
手段の出力とを比較して不一致の場合のみ前記不一致期
間に出力を出すクロック比較手段と、前記不一致期間が
あらかじめ定められた許容範囲を超えたときに異常検出
信号を出力する異常検出手段とを含むことを特徴とする
クロック異常検出回路。 - 【請求項２】 前記クロック比較手段が、排他的論理和
回路で構成されることを特徴とする請求項１記載のクロ
ック異常検出回路。 - 【請求項３】 前記異常検出手段は、前記不一致期間に
存在する高速クロックの数を計数することで時間を測定
する手段を含むことを特徴とする請求項１，２記載のク
ロック異常検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3731597A JPH10240374A (ja) | 1997-02-21 | 1997-02-21 | クロック異常検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3731597A JPH10240374A (ja) | 1997-02-21 | 1997-02-21 | クロック異常検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10240374A true JPH10240374A (ja) | 1998-09-11 |
Family
ID=12494258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3731597A Withdrawn JPH10240374A (ja) | 1997-02-21 | 1997-02-21 | クロック異常検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10240374A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012091388A (ja) * | 2010-10-27 | 2012-05-17 | Kyocera Mita Corp | 通信装置及びこれを備える画像形成装置 |
| US8717066B2 (en) | 2011-09-29 | 2014-05-06 | Kabushiki Kaisha Toshiba | Clock diagnosis circuit |
| JP2018125737A (ja) * | 2017-02-01 | 2018-08-09 | 株式会社豊田中央研究所 | 変換回路 |
-
1997
- 1997-02-21 JP JP3731597A patent/JPH10240374A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012091388A (ja) * | 2010-10-27 | 2012-05-17 | Kyocera Mita Corp | 通信装置及びこれを備える画像形成装置 |
| US8717066B2 (en) | 2011-09-29 | 2014-05-06 | Kabushiki Kaisha Toshiba | Clock diagnosis circuit |
| JP2018125737A (ja) * | 2017-02-01 | 2018-08-09 | 株式会社豊田中央研究所 | 変換回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040511 |