JP2864779B2 - パルス入力回路 - Google Patents
パルス入力回路Info
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- JP2864779B2 JP2864779B2 JP8566791A JP8566791A JP2864779B2 JP 2864779 B2 JP2864779 B2 JP 2864779B2 JP 8566791 A JP8566791 A JP 8566791A JP 8566791 A JP8566791 A JP 8566791A JP 2864779 B2 JP2864779 B2 JP 2864779B2
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- Japan
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- signal
- circuit
- output
- pulse
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Description
【０００１】
【産業上の利用分野】本発明はパルス入力回路に関し、
特に情報処理装置の入力において、ランダムパルスの入
力データをタイミングトリガパルスでサンプリングし出
力するパルス入力回路に関する。
特に情報処理装置の入力において、ランダムパルスの入
力データをタイミングトリガパルスでサンプリングし出
力するパルス入力回路に関する。
【０００２】
【従来の技術】従来この種パルス入力回路は、図３に示
すようになっている。図３は従来例の回路構成を示すブ
ロック図である。入力端子１から入力された入力データ
Ｐのチャタリングを除去するためのローパスフィルタ２
と、バッファ回路３と、一方の入力端子はバッファ３の
出力端子と接続し、他方の入力端子はＣＰＵ９からのタ
イミングトリガパルスであるリードストローブ信号（以
下ＳＴＢ信号という）を入力するＡＮＤ６とを有してい
る。入力端子１から入力される入力データＰは不特定の
パルス幅と不特定の周期を有しており、ＣＰＵ９からＳ
ＴＢ信号を供給し入力パルスとＳＴＢのＡＮＤ結果をＣ
ＰＵ９内に備えている検出部１０へ入力する構成となっ
ている。
すようになっている。図３は従来例の回路構成を示すブ
ロック図である。入力端子１から入力された入力データ
Ｐのチャタリングを除去するためのローパスフィルタ２
と、バッファ回路３と、一方の入力端子はバッファ３の
出力端子と接続し、他方の入力端子はＣＰＵ９からのタ
イミングトリガパルスであるリードストローブ信号（以
下ＳＴＢ信号という）を入力するＡＮＤ６とを有してい
る。入力端子１から入力される入力データＰは不特定の
パルス幅と不特定の周期を有しており、ＣＰＵ９からＳ
ＴＢ信号を供給し入力パルスとＳＴＢのＡＮＤ結果をＣ
ＰＵ９内に備えている検出部１０へ入力する構成となっ
ている。
【０００３】図４は従来例の動作を示すタイミングチャ
ートである。ｔ12よりｔ19の期間入力データが入力され
ており、このパルスに対してｔ13〜ｔ14，ｔ15〜ｔ16，
ｔ17〜ｔ18のタイミングでＳＴＢ信号が供給されている
ため、両者のＡＮＤ演算の出力ＥがＣＰＵ９の検出部へ
入力されている。この後のタイミングも同様である。
ートである。ｔ12よりｔ19の期間入力データが入力され
ており、このパルスに対してｔ13〜ｔ14，ｔ15〜ｔ16，
ｔ17〜ｔ18のタイミングでＳＴＢ信号が供給されている
ため、両者のＡＮＤ演算の出力ＥがＣＰＵ９の検出部へ
入力されている。この後のタイミングも同様である。
【０００４】
【発明が解決しようとする課題】以上説明した従来例の
パルス入力回路では、ＳＴＢ信号の周期は入力データＰ
において予想される最小のパルス幅よりも短くする必要
がある。仮にＳＴＢ信号の周期よりも短いパルスが入力
された場合、第４図のｔ20〜ｔ21で示しているように、
ＳＴＢ信号に掛からない入力パルスは認識されない結果
となってしまう。
パルス入力回路では、ＳＴＢ信号の周期は入力データＰ
において予想される最小のパルス幅よりも短くする必要
がある。仮にＳＴＢ信号の周期よりも短いパルスが入力
された場合、第４図のｔ20〜ｔ21で示しているように、
ＳＴＢ信号に掛からない入力パルスは認識されない結果
となってしまう。
【０００５】この為、入力データＰの最小パルス幅が小
さくなる場合にも全ての入力パルスを検出しようとする
場合には、ＣＰＵ９のＳＴＢ信号の供給周期を短くして
いるが、この結果ＣＰＵの負担が増え処理能力を低下さ
せる問題があった。
さくなる場合にも全ての入力パルスを検出しようとする
場合には、ＣＰＵ９のＳＴＢ信号の供給周期を短くして
いるが、この結果ＣＰＵの負担が増え処理能力を低下さ
せる問題があった。
【０００６】
【課題を解決するための手段】本発明のパルス入力回路
は、外部からの入力データをセット端子に入力するセッ
ト優先のＲＳ型フリップフロップ回路と、前記入力デー
タを分岐した分岐出力と外部のＣＰＵより供給され前記
入力データの検出用タイミングパルスとして使用される
リードストローブ信号とをデータ端子、クロック端子に
それぞれ入力するＤ型フリップフロップと、前記Ｄ型フ
リップフロップの出力信号と前記リードストローブ信号
とを入力するオア回路と、前記オア回路のオア出力を入
力した所定の時間遅延させ前記ＲＳ型フリップフロップ
のリセット端子に送出する遅延回路と、前記ＲＳ型フリ
ップフロップの出力信号と前記リードストローブ信号と
を入力しそのアンド出力を外部への出力データとし前記
ＣＰＵの検出部へ送出するアンド回路とから構成してい
る。又、前記遅延回路は遅延時間を前記リードスローブ
信号のパルス幅より長くパルス周期より短くしている。
は、外部からの入力データをセット端子に入力するセッ
ト優先のＲＳ型フリップフロップ回路と、前記入力デー
タを分岐した分岐出力と外部のＣＰＵより供給され前記
入力データの検出用タイミングパルスとして使用される
リードストローブ信号とをデータ端子、クロック端子に
それぞれ入力するＤ型フリップフロップと、前記Ｄ型フ
リップフロップの出力信号と前記リードストローブ信号
とを入力するオア回路と、前記オア回路のオア出力を入
力した所定の時間遅延させ前記ＲＳ型フリップフロップ
のリセット端子に送出する遅延回路と、前記ＲＳ型フリ
ップフロップの出力信号と前記リードストローブ信号と
を入力しそのアンド出力を外部への出力データとし前記
ＣＰＵの検出部へ送出するアンド回路とから構成してい
る。又、前記遅延回路は遅延時間を前記リードスローブ
信号のパルス幅より長くパルス周期より短くしている。
【０００７】
【実施例】次に本発明の実施例について図を参照して説
明する。図１は本発明の実施例の回路構成を示すブロッ
ク図である。
明する。図１は本発明の実施例の回路構成を示すブロッ
ク図である。
【０００８】入力端子１より入力された入力データＰ
は、チャタリング成分を除去するためローパスフィルタ
２へ入力され、バッファ３を介して、一方ＳＴＢ信号と
非同期にこの信号をラッチするためのセット優先のＲＳ
型フリップフロップ４（以下ＲＳ−ＦＦ４という）のセ
ット端子Ｓに入力され、そしてもう一方はＳＴＢ信号と
同期してこの信号をラッチするためのＤ型フリップフロ
ップ７（以下Ｄ−ＦＦ７という）のデータ端子Ｄへ入力
される。Ｄ−ＦＦ４のリセット信号は、Ｄ−ＦＦ７の出
力Ｑ2 とＳＴＢ信号とのＯＲ出力である。そして、ＡＮ
Ｄ６においてＲＳ−ＦＦ４の出力Ｑ1 とＳＴＢ信号のＡ
ＮＤをとったものが最終的なパルス検出信号となる。ま
た、ＡＮＤゲート６の出力を安定させる目的のために、
出力Ｑ1 をＳＴＢでゲートするタイミングに比べて、
（出力Ｑ2 が“Ｌ”の時に）ＳＴＢ信号でＲＳ−ＦＦ４
をリセットするタイミングを遅延させるために遅延回路
５を備えている。
は、チャタリング成分を除去するためローパスフィルタ
２へ入力され、バッファ３を介して、一方ＳＴＢ信号と
非同期にこの信号をラッチするためのセット優先のＲＳ
型フリップフロップ４（以下ＲＳ−ＦＦ４という）のセ
ット端子Ｓに入力され、そしてもう一方はＳＴＢ信号と
同期してこの信号をラッチするためのＤ型フリップフロ
ップ７（以下Ｄ−ＦＦ７という）のデータ端子Ｄへ入力
される。Ｄ−ＦＦ４のリセット信号は、Ｄ−ＦＦ７の出
力Ｑ2 とＳＴＢ信号とのＯＲ出力である。そして、ＡＮ
Ｄ６においてＲＳ−ＦＦ４の出力Ｑ1 とＳＴＢ信号のＡ
ＮＤをとったものが最終的なパルス検出信号となる。ま
た、ＡＮＤゲート６の出力を安定させる目的のために、
出力Ｑ1 をＳＴＢでゲートするタイミングに比べて、
（出力Ｑ2 が“Ｌ”の時に）ＳＴＢ信号でＲＳ−ＦＦ４
をリセットするタイミングを遅延させるために遅延回路
５を備えている。
【０００９】図２は本実施例の動作を示すタイミングチ
ャートである。従来回路との比較のため、図４中におけ
る入力データＰとＳＴＢ信号の位相関係は、図２中のそ
れと同じである。また、遅延回路５の遅延時間はＳＴＢ
信号のパルス幅と等しいものとする。
ャートである。従来回路との比較のため、図４中におけ
る入力データＰとＳＴＢ信号の位相関係は、図２中のそ
れと同じである。また、遅延回路５の遅延時間はＳＴＢ
信号のパルス幅と等しいものとする。
【００１０】図２中、ｔ1 の時刻において入力データＰ
が“Ｈ”となると、ＲＳ−ＦＦ４がセットされるため出
力Ｑ1 も“Ｈ”となる。ｔ2 においてＳＴＢ信号が入力
され、このＳＴＢ信号をトリガとしてＤ−ＦＦ７にも入
力データＰがラッチされる。このＤ−ＦＦ７のラッチ結
果Ｑ2 とＳＴＢ信号のＯＲ出力が、遅延回路５で所定時
間（この例ではＳＴＢのパルス幅）だけ遅延され、ｔ3
の時刻にリセット信号ＲとしてＲＳ−ＦＦ４へ入力され
る。ここでＲ端子に“Ｈ”が入力されてもＳ端子も
“Ｈ”の入力なので、Ｑ1 はリセットされない。そして
時刻ｔ4 ににおいて被測定パルスが“Ｌ”入力となるた
め、このタイミングでＳ端子＝“Ｌ”，Ｒ端子＝“Ｈ”
となり、Ｑ1 はリセットされる。この後ｔ5 においてＳ
ＴＢ信号が入力されると、Ｄ−ＦＦ７に対してトリガが
かかり、被測定パルスの“Ｌ”入力をラッチする。
が“Ｈ”となると、ＲＳ−ＦＦ４がセットされるため出
力Ｑ1 も“Ｈ”となる。ｔ2 においてＳＴＢ信号が入力
され、このＳＴＢ信号をトリガとしてＤ−ＦＦ７にも入
力データＰがラッチされる。このＤ−ＦＦ７のラッチ結
果Ｑ2 とＳＴＢ信号のＯＲ出力が、遅延回路５で所定時
間（この例ではＳＴＢのパルス幅）だけ遅延され、ｔ3
の時刻にリセット信号ＲとしてＲＳ−ＦＦ４へ入力され
る。ここでＲ端子に“Ｈ”が入力されてもＳ端子も
“Ｈ”の入力なので、Ｑ1 はリセットされない。そして
時刻ｔ4 ににおいて被測定パルスが“Ｌ”入力となるた
め、このタイミングでＳ端子＝“Ｌ”，Ｒ端子＝“Ｈ”
となり、Ｑ1 はリセットされる。この後ｔ5 においてＳ
ＴＢ信号が入力されると、Ｄ−ＦＦ７に対してトリガが
かかり、被測定パルスの“Ｌ”入力をラッチする。
【００１１】その後時刻ｔ6 でＳＴＢ信号が立ち下がっ
てから所定の遅延時間を経て、時刻ｔ7 でリセット信号
Ｒも“Ｌ”となる。このように、被測定パルスが入力さ
れている間にＳＴＢ信号が供給された場合の検出信号Ｅ
は従来回路と同様である。
てから所定の遅延時間を経て、時刻ｔ7 でリセット信号
Ｒも“Ｌ”となる。このように、被測定パルスが入力さ
れている間にＳＴＢ信号が供給された場合の検出信号Ｅ
は従来回路と同様である。
【００１２】次に時刻ｔ8 〜ｔ9 のように、ＳＴＢ信号
の発生時刻と被測定パルスの発生時間が重ならない場
合、すなわちＳＴＢ信号間のみでパルス発生した場合に
ついて述べる。時刻ｔ8 で被測定パルスが“Ｈ”となる
ため、ＲＳ−ＦＦ４はこれをラッチしＱ1 出力は“Ｈ”
となる。その後時刻ｔ9 で入力パルスは“Ｌ”となる
が、リセット入力は“Ｌ”なのでＱ1 は“Ｈ”のままで
ある。時刻ｔ10においてＳＴＢ信号が入力されると、こ
れが遅延回路５で遅延された後、時刻ｔ11でリセット信
号ＲとしてＲＳ−Ｆ４４に入力される。
の発生時刻と被測定パルスの発生時間が重ならない場
合、すなわちＳＴＢ信号間のみでパルス発生した場合に
ついて述べる。時刻ｔ8 で被測定パルスが“Ｈ”となる
ため、ＲＳ−ＦＦ４はこれをラッチしＱ1 出力は“Ｈ”
となる。その後時刻ｔ9 で入力パルスは“Ｌ”となる
が、リセット入力は“Ｌ”なのでＱ1 は“Ｈ”のままで
ある。時刻ｔ10においてＳＴＢ信号が入力されると、こ
れが遅延回路５で遅延された後、時刻ｔ11でリセット信
号ＲとしてＲＳ−Ｆ４４に入力される。
【００１３】検出信号ＥはＱ1 とＳＴＢのＡＮＤである
から、この場合において遅延回路の遅延時間がゼロであ
ると、（Ｄ−ＦＦ７の動作時間がゼロであると仮定する
と）検出信号Ｅが“Ｈ”になる時間ゼロになる。すなわ
ち、遅延時間がＳＴＢパルス幅以下の場合、検出信号と
して“Ｈ”を出力する時間は遅延回路５の遅延時間と同
等である。よって、ＳＴＢ信号間に被測定パルスが入力
された場合には、入力データパルスの立ち下がりから最
初のＳＴＢ信号をトリガとして、遅延回路で遅延された
時間だけ（最大でＳＴＢのパルス幅）パルス検出信号Ｅ
を出力する。尚、この遅延時間の最小はＳＴＢ信号のパ
ルス幅以上で最大はＳＴＢ信号の周期以内である必要が
ある。
から、この場合において遅延回路の遅延時間がゼロであ
ると、（Ｄ−ＦＦ７の動作時間がゼロであると仮定する
と）検出信号Ｅが“Ｈ”になる時間ゼロになる。すなわ
ち、遅延時間がＳＴＢパルス幅以下の場合、検出信号と
して“Ｈ”を出力する時間は遅延回路５の遅延時間と同
等である。よって、ＳＴＢ信号間に被測定パルスが入力
された場合には、入力データパルスの立ち下がりから最
初のＳＴＢ信号をトリガとして、遅延回路で遅延された
時間だけ（最大でＳＴＢのパルス幅）パルス検出信号Ｅ
を出力する。尚、この遅延時間の最小はＳＴＢ信号のパ
ルス幅以上で最大はＳＴＢ信号の周期以内である必要が
ある。
【００１４】
【発明の効果】以上説明したように本発明は、入力デー
タパルスをＳＴＢ信号と非同期にラッチする機能を有し
ているために、ＳＴＢ信号の周期以下のパルス幅の小さ
な入力データをも認識することが可能となった。従来の
回路では、ＳＴＢ信号の発生周期は入力データの最大パ
ルス幅よりも小さくし、この周波数を高くしていたので
ＳＴＢ信号を供給するＣＰＵ側の負担増加となってい
た。従って本発明によりＳＴＢ信号の周波数を高くする
必要もなくなったので、ＣＰＵ側の負担を軽減すること
ができこの処理能力を向上させる効果がある。
タパルスをＳＴＢ信号と非同期にラッチする機能を有し
ているために、ＳＴＢ信号の周期以下のパルス幅の小さ
な入力データをも認識することが可能となった。従来の
回路では、ＳＴＢ信号の発生周期は入力データの最大パ
ルス幅よりも小さくし、この周波数を高くしていたので
ＳＴＢ信号を供給するＣＰＵ側の負担増加となってい
た。従って本発明によりＳＴＢ信号の周波数を高くする
必要もなくなったので、ＣＰＵ側の負担を軽減すること
ができこの処理能力を向上させる効果がある。
【図１】本発明の実施例の回路構成を示すブロック図で
ある。
ある。
【図２】本発明の実施例の動作を示すタイミングチャー
トである。
トである。
【図３】従来例の回路構成を示すブロック図である。
【図４】従来例の動作を示すタイミングチャート図であ
る。
る。
１ 入力端子 ２ ローパスフィルタ ３ バッファ回路 ４ ＲＳ−ＦＦ（セット優先ＲＳフロップフロップ） ５ 遅延回路 ６ ＡＮＤ回路 ７ Ｄ−ＦＦ（Ｄ型フリップフロップ） ８ ＯＲ回路 ９ ＣＰＵ １０ ＣＰＵ内パルス検出回路 Ｐ 入力データ信号（バッファ３の出力） ＳＴＢ ＳＴＢ信号（リードストローブ信号） Ｑ１ ＳＲ端子付Ｄ−ＦＦ４の出力 Ｑ２ Ｄ−ＦＦ７の出力 Ｒ ＲＳ−ＦＦ４のリセット信号 Ｅ 検出出力信号
Claims (1)
- 【請求項１】 外部からの入力データをセット端子に入
力するセット優先のＲＳ型フリップフロップ回路と、前
記入力データを分岐した分岐出力と外部のＣＰＵより供
給され前記入力データの検出用タイミングパルスとして
使用されるリードストローブ信号とをデータ端子、クロ
ック端子にそれぞれ入力するＤ型フリップフロップと、
前記Ｄ型フリップフロップの出力信号と前記リードスト
ローブ信号とを入力するオア回路と、前記オア回路のオ
ア出力を入力した所定の時間遅延させ前記ＲＳ型フリッ
プフロップのリセット端子に送出する遅延回路と、前記
ＲＳ型フリップフロップの出力信号と前記リードストロ
ーブ信号とを入力しそのアンド出力を外部への出力デー
タとし前記ＣＰＵの検出部へ送出するアンド回路とから
構成したことを特徴とするパルス入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8566791A JP2864779B2 (ja) | 1991-04-18 | 1991-04-18 | パルス入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8566791A JP2864779B2 (ja) | 1991-04-18 | 1991-04-18 | パルス入力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04318704A JPH04318704A (ja) | 1992-11-10 |
| JP2864779B2 true JP2864779B2 (ja) | 1999-03-08 |
Family
ID=13865177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8566791A Expired - Lifetime JP2864779B2 (ja) | 1991-04-18 | 1991-04-18 | パルス入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2864779B2 (ja) |
-
1991
- 1991-04-18 JP JP8566791A patent/JP2864779B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04318704A (ja) | 1992-11-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981117 |