JPH04134269A - グリッチ検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、入力信号に含まれているグリッチを検出する
グリッチ検出装置に関するものである。

更に詳述すれば、本発明は、アクイジションを行うため
のタイミングとタイミングの間に突発的に発生するアク
イジション周期より短いパルス状の雑音信号、即ちグリ
ッチを検知するグリッチ検出装置に関する。

【従来の技術Ｊ 従来のグリッチ検出装置に於いては、そのアクイジショ
ン周期の間に何らかのグリッチが入力されたとしても、
そのグリッチがアクイジション周期の間に発生し終了す
る限りグリッチ成分はアナログデジタル変換されず、そ
のグリッチを検出する事は不可能であった。

この様なグリッチは、量子化理論により知られでいると
おり、ナイキスト周波数を越える成分により構成されて
いる雑音であり、通常はフィルタを掛けることにより、
除去する事が望ましいとされている。他方、定常的な現
象でな（突発的な異常を検出したい場合等に於いては、
アクイジション周期の間に発生する信号の存在及び信号
の大きさを知る必要があることが多い。

そのためには、アクイジション周期の間に入力される信
号波形の最大と最小の振幅を検出してそれを記録すれば
良い。その方法として例えばＵＳＰ４．２７１，４８６
号に示されるように、測定に必要とされるアクイジショ
ン周期に較べ、より高速のサンプリング周期でのアナロ
グデジタル変換を行い、必要とされるアクイジション周
期の１周期の間に、アナログデジタル交換回路でサンプ
リングされたデジタルデータ列の最大値と最小値を検出
し、最大値と最小値のデータをメモリに記録する事によ
り、グリッチを検知記録できる。

そのため従来は、グリッチを検知するための、最大値及
び最小値の検出回路として、第８図の概略ブロック図に
示されるような回路を用いていた。

以下この動作を説明する。

アナログ・デジタル変換回路４１は、測定する時間軸レ
ンジにおけるアクイジション周期、つまりメモリ４９．
５５に記録する周期によりも、より短い周期でＡ／Ｄ変
換を行う。ここで、メモリ４９．５５に記録する周期（
すなわち、アクイジション周期）は、アナログ・デジタ
ル変換回路４１のサンプリング周期のｍ倍の時間である
とする。つまり、ｍ個のデジタルデータ列のなかより、
最大値及び最小値を検出しメモリ４９．５５に記録する
ことになる。

アナログ・デジタル変換回路４１により変換されたデジ
タルデータは、最大値保持フリップフロップ４４．最大
値比較回路４６．最小値保持フリップフロップ５０．及
び最小値比較回路５２に送られる。

最大値を検出する場合、先ず最初のデジタルデータは、
最大値保持フリップフロップ４４により保持される。次
に、新たなデータがアナログ・デジタル変換回路４１よ
り圧力されると、そのデータと既に最大値保持フリップ
フロップ４４に保持されているデータとを、最大値比較
回路４６で比較判別する。

その結果、新たなデータが既に保持されているデータに
較べ小さい値であると判別した場合、此の回路は何の動
作もせず、次のデータを待つ。

しかしながら、新たなデータが既に保持されているデー
タに較べて大きい値をであった場合、最大値比較回路４
６からの信号により、最大値保持信号発生回路４７から
保持信号４８が出力され、新たなデジタルデータが最大
値保持フリップフロップ４４に保持され、次のデータを
待つ。

そして、次のデジタルデータがアナログ・デジタル変換
回路４１から出力されると、また上記の動作を繰り返し
、ｍ個のデータ列の処理を終えるまで、つまり１アクイ
ジション周期が終了するまでの間、動作を繰り返す。

最後のデジタルデータを判別した後に最大値保持フリッ
プフロップ４４に保持されているデータが、ｍ個のデー
タ列の内の最大値となり、そのデータをアクイジション
メモリ４９に最大値として記録する。

ｍ個のデータ列を処理し終わると、最大値保持信号発生
回路４７は、アナログ・デジタル変換回路４１からのデ
ジタルデータ、つまり次のｍ個のデータ列の最初のデー
タを保持させるための保持信号４８を発生し、以下この
処理を繰り返す。

最小値を検出する場合も同様で、アナログ・デジタル変
換回路４１により変換されたデジタルデータを、それま
での最小値と比較判別し、大きければ無視し、小さけれ
ば最小値のデータとして更新し、最大値の場合と同様、
ｍ個のデータ列の処理が終了した時点で最小値と判別さ
れたデータをアクイジションメモリ５５に記録する。

そして次のデータ列の最初のデータを保持し、以下これ
を繰り返す。

従来のグリッチ検出装置に於いては、上記に説明した様
に、時間軸レンジにおけるアクイジション周期の間に発
生したデジタルデータ列の中の最大値と最小値を判別し
、メモリに記録する事によりグリッチを検出していた。

［発明が解決しようとする課題１ しかしながら、従来の技術では最大値と最小値の検出過
程に於いて、それまでの最大値及び最小値とアナログ・
デジタル変換回路からの最新のデータを比較し、その判
定結果に基づいて最大値及び最小値の保持を行うため、
比較回路、保持信号発生回路及び最大最小値保持フリッ
プフロップがフィードバックループを構成しており、各
々の伝達遅延時間の合計が回路全体の信号処理時間を決
定しており、高速のサンプリング周波数での処理に支障
をきたしていた。

具体的に、従来の技術で最大どの程度のサンプリング周
波数まで動作可能であるかを、仮に第９図に示す回路を
ＡＳ−ＴＴＬ論理素子程度の速度を持つ高速論理素子で
構成したとして、回路の最大動作速度を試算してみると
、以下のようになる。

第９図に示した回路を構成している素子として、最大・
最小値保持フリップフロップ４４．５０が７４ＡＳ５７
４　、最大・最小値の比較回路４６．５２が７４Ａ３８
８５　、保持信号発生回路４７．５３が７４ＡＳ１５３
であるとすると、新たなデジタルデータがそれまでのデ
ータと比較判定され結果が出力されるのに、７４ＡＳ８
８５による遅延が５．５ナノ秒、その出力より保持パル
スを生成する７４ＡＳ１５３による遅延が５ナノ秒、保
持パルスが出てから新たなデータが確定する７４ＡＳ５
７４による遅延が６ナノ秒必要にある（これまでの合計
で１６．５ナノ秒）。更に此のデータをメモリ４９．５
２に取り込むための図示しない別の７４ＡＳ５７４ラツ
チに保持したとすると、更に２ナノ秒必要になってしま
い、此の方式でＡＳ−ＴＴＬを使い回路を構成すると、
１周期の伝達遅延時間の合計は１８．５ナノ秒となり、
つまり５４ＭＨｚのアナログ・デジタル変換のサンプリ
ング周波数が、此の回路の動作周波数の上限である事が
分かる。

また実際には、確実に動作させるために余裕をみて使用
するので、更にサンプリング周波数の上限が低くなって
しまう。

もし、それ以上のサンプリング周波数で動作させよつと
すると、回路をより高速の論理素子で構成する必要があ
り、例えば１００ＭＨｚのサンプリング周波数で安定な
動作をさせようとするならば１００ＫＥＣＬ論理素子ク
ラスの動作速度を持つ論理素子で構成させる必要があっ
た。

しかしながら、現在１００ＭＨｚ程度のクロック速度の
論理回路を構成する場合、ＴＴＬレベルの信号の論理素
子で構成することが一般的であり、そうした場合ＥＣＬ
レベルの論理素子を混在させることは、コスト、消費電
力、実装面積の点で、デメリットとなってしまっていた
。

そのため、高速のサンプリング周波数を持つアナログ・
デジタル変換回路を持つ波形記憶袋！であっても、グリ
ッチ検知機能を作動させるときには、サンプリング周波
数を低減させるものもあった。

よって本発明の目的は、従来は検出し得なかったより狭
いパルス幅のグリッチを検知することを可能としたグリ
ッチ検出装置を提供することにある。

［課題を解決するための手段１ このような目的を達成するために、本発明は、所定のア
クイジション周期内に含まれる入力信号を高速サンプリ
ングし、当該サンプル値のうち最大値および最小値を記
憶させることによりグリッチの存在を検出するグリッチ
検出装置において、入力信号を高速サンプリングしてデ
ジタルデータを出力するＡ／Ｄ変換手段と、前記Ａ／Ｄ
変換手段の出力端に接続され、所定のアクイジション周
期内に含まれる前記デジタルデータの分布状態を保持す
る状態保持手段と、前記状態保持手段に記憶されている
デジタルデータの最大値および最小値を抽出する判別手
段と、前記判別手段から出力された最大値データおよび
最小値データを、前記所定のアクイジション周期毎に記
憶するメモリ手段とを具備したものである。

［作　用１ 本発明の上記構成によれば、従来技術にみられたように
、動作速度を制限していたフィードバックループを持つ
ことなく、縦続接続された状態保持手段および判別手段
により最大値および最小値の検出を行うことができる。

［実施例１ 以下、本発明の実施例を詳細に説明する。

第１図は、本発明による一実施例を示すブロック図であ
る。本実施例では、アナログ・デジタル変換回路２の分
解能をｎビットとし、また、アクイジション１周期に含
まれるｍ個のデジタルデータ列から最大値と最小値を識
別し記録するものとする。

第２図は、第１図に示した実施例の要部をより具体的に
示したブロック図である。本図は、第８図におけるアナ
ログ・デジタル変換器４における出力信号のビット数を
ｎ＝８とし、１アクイジション周期内におけるサンプル
数ｍ＝５としたものである。第３図は、第２図における
各部の出力波形を示す。

次に、第１図〜第３図を参照して本実施例の動作を説明
する。

クロック発生回路１６は、アナログ・デジタル変換器２
におけるサンプリング周期に等しい周期の信号１７を発
生し、２′″個のフリップフロップより構成されている
データ分布状態保持フリップフロップ６及び分周回路１
９に送られる。

分周回路１９では、時間軸レンジにおけるアクイジショ
ン周期、つまりｍ個のアナログ・デジタル変換データが
発生する周期毎にパルスを出力するよう、サンプリング
クロック１８をｍ分周して、アクイジシ目ンクロック２
０を生成し、フリップフロップ制御回路２２および最大
値保持フリップフロップ１２．最小値保持フリップフロ
ップ１３に送る。但し、分周回路１９と最大値保持フリ
ップフロップ１２．最小値保持フリップフロップ１３と
の間には、遅延回路３０が挿入されている。この遅延回
路３０は、データ分布状態保持フリップフロップ６およ
び後述するエンコーダ８の伝達遅延時間を補償するため
である。

フリップフロップ制御回路２２では、後述するデコーグ
４の出力すべてをデータ分布状態保持フリップフロップ
６にセットするか、或いはデコーダ４により選択された
一つのライン出力（論理“１”）のみをセットするかの
制御を行う。

最初に、入力アナログ信号１はアナログ・デジタル変換
回路２によりｎビットのデジタルデータ３に変換され、
バイナリ７２′′デコーダ４に送られる。このデコーダ
４は、ｎビットの２進コードを入力し、２ｎ本ある信号
線の内の１つを選択する。

すなわち、ｎビットの２進コードはデコーダ４に入力さ
れ、２″本ある出力ラインのいずれか一つの論理が変化
する。

このデコーダ４の出力５は、フリップフロップを２のｎ
乗個だけ並列に並べたデータ分布状態保持フリップフロ
ップ６に送られる。

アクイジション周期が開始して初めてのデジタルデータ
が出力された時、すなわちホールド動作開始時において
は、フリップフロップ制御回路２２からは論理“０”の
信号２３が出力されるため（第３図参照）、デコーダ４
の出力はＮＯＲ回路によって反転されてフリップフロッ
プ６のに入力に人力されるため、サンプリングクロック
１８によって、デコーダ４の出力がそのまま２″個のフ
リップフロップ６に記憶されることになる。例えば、予
め第１のフリップフロップ６がセット状態（Ｑ＝１）に
あるとしても、デコーダ出力が論理“０”であるときに
は、第１のフリップフロップ６のに入力は論理“１”と
なり、その出力はＱ＝Ｏとなる。また、第１のフリップ
フロップ６−１が予めリセット状態にあるとき（Ｑ：０
のとき）には、デコーダ出力が論理“ｌ”となった時点
でに入力は論理“０”となるため、第１のフリップフロ
ップ６−１はセット状態（Ｑ＝１）になる。このように
、クロック１８に同期して最初のデジタルデータに相当
するデコード出力が、データ分布状態保持フリップフロ
ップ６−１〜６−２’にセットされる。

最初のデータがフリップフロップ６にセットされると、
フリップフロップ制御回路２２は、デコーダ出力のうち
論理が変化した出力ラインに対応するフリップフロップ
のみがセットされる様に、信号２３を論理“１”にセッ
トしてに入力を論理“Ｏ”に設定する（第３図参照）。

次に、アナログ・デジタル変換回路２からデータが出力
されると、最初のデータと同様にデコーダ４によりデコ
ードされるが、状態保持フリップフロップ６のに入力が
論理“０”に設定されている為、今度は選択された信号
線（論理“１”の出力ライン）に接続されたフリップフ
ロップだけがセットされる。但し、既にセットされてい
る場合には、状態は不変である。

以下、同様にして合計ｍ個のデータ列がデコードされ各
々のフリップフロップ６にセットされる。

この様に、ｍ個のデータ列が得られた時点で、ｍ個のデ
ータが示したデータに対応するフリップフロップのみが
セットされて論理が変化しており、ｍ個のデータ列に於
けるデータの分布状態が示されていることになる。

つまり、此の時点に於いて、セットされているデータ分
布状態保持フリップフロップ６のうち、最も大きな値に
対応するフリップフロップは最大値を示すものであり、
同様に小さな値に対応するフリップフロップは最小値を
示すものとなっている。

従って、データ分布状態保持フリップフロップ６の出カ
フを、大きな値を示す方にプライオリティをおく最大値
識別プライオリティエンコーダ８に入力する事により、
最大値を示す２進データｌＯを得る事ができ、同様にし
て小さな値を示す方にプライオリティをおく最小値識別
プライオリティエンコーダ９に入力する事により、最小
値を示す２進データ１１を得る事ができる。

２つのプライオリティエンコーダ８．９から、ｍ個のデ
ータ列のうちの最大値及び最小値が出力された時点で、
分周回路１９から最大値保持フリップフロップ１２及び
最小値保持フリップフロップ１３にアクイジション周期
で発生する保持信号２１が送られ、最大値及び最小値の
２進データ１４．１５が保持され、アクイジションメモ
リ２４．２５に送られ、取り込まれる。

この後、次のアクイジシン周期に於けるデータの分布状
態の保持を開始し、上述の動作を繰り返す。

このように、アナログ・デジタル変換回路２から出力さ
れるデータの最大値と最小値をアクイジション周期毎に
検出し、その値をメモリ２４．２５に記録する事が可能
になる。

従って、本発明によるグリッチ検出装置に於いては、回
路としてフィードバックループを持たず、また条件判断
を行うことな（バイブライン動作を行うため、その動作
速度はループ内の伝達遅延時間の合計に制限される事が
ない。すなわち、分布状態保持及び最大値・最小値保持
フリップフロップのセットアツプタイム、ホールドタイ
ム。

最大トグル周波数、及び信号処理のコントロール信号と
データとのタイミングスキューと云った個々の伝達遅延
時間によって制限されるのみである。

本発明による、グリッチ検出装置の実際の動作速度の限
界を試算してみると、下記のようになる。

従来例と同様に、ＡＳ−ＴＴＬ論理素子を用いて、第２
図のブロック図に示す回路を構成したとする。

仮に、分布状態保持フリップフロップ６として７４ＡＳ
１０９　、最大値・最小値保持フリップフロップ１２、
１３としてＡＳ５７４を用い、各々の回路のタイミング
スキューを遅延回路、同期回路等を用い３ナノ秒に抑え
たとする。

分布状態保持フリップフロップ６では、セットアツプタ
イム５．５ナノ秒、ホールドタイムＯナノ秒、スキュー
３ナノ秒で、合計８．５ナノ秒、これより（る限界が１
１７ＭＨｚ、最大トグル周波数は１０５ＭＨｚである。

最大値・最小値保持フリップフロップ１２．１２では、
セットアップタイム２ナノ秒、ホールドタイム２ナノ秒
、スキュー３ナノ秒で、合計７０秒、これによる限界が
１４２ＭＨｚ、最大トグル周波数は１２５ＭＨｚである
。

従って、本発明によるグリッチ検出装置を、ＡＳ−ＴＴ
Ｌ論理素子で構成したとすると、その動作周波数の上限
は分布状態保持フリップフロップ６の最大トグル周波数
によって制限されて１０５ＭＨｚとなる。

本発明は上述の実施例に限定されるものでなく、用途に
応じて種々の変形変更が成し得ること当業者には明らか
である。

例えば、第１図ではアナログ・デジタル変換回路の出力
をｎビットの２進コードとしたが、これはＢＣＤコード
等の他のコードであってもよ（、この場合そのコードで
表わす事のできる数の線にデコードすれば良い。

また、取り込みメモリは、最大値用と最小値用の両方を
別々に持つ必要はな（、最大値及び最小値の両プライオ
リティエンコーダの出力を、交互にメモリに記録する事
により、最大値と最小値でメモリを共用することも可能
である。

第４図はその他の実施例を示すブロック図、第５図は第
４図の動作を示す波形図である。この実施例では、デー
タ分布状態保持フリップフロップ２９の初期化を行うた
めに、アクイジションクロック２０によりモノステーブ
ルマルチバイブレーク２７を起動し、挟パルス幅の出力
信号２８ですべてのデータ分布状態保持フリップフロッ
プ２９をリセットする事により、所定の回路動作を実現
させている（第５図参照）。その他の動作は、第１図〜
第３図に示した第１の実施例と同様であるので、説明を
省略する。

更に、第６図のブロック図及び第７図の動作タイミング
チャートに示す様に、データ分布状態保持フリップフロ
ップとしてＤ型フリップフロップ３３を用い、デコータ
４の出力とサンプリング周期のクロック１８とイネーブ
ル信号３１とをゲートを介してＤ型フリップフロップの
クロック入力端に印加し、そのフリップフロップのセッ
ト／ノーチェンジ（ホールド）をコントロールする事に
より、所定の回路動作を実現する事も可能である。

［発明の効果Ｊ 以上説明した様に、本発明による最大値・最小値検出機
能を有するグリッチ検出装置は、使用する回路素子に従
来と同等の動作速度を持つ論理素子を使用した場合、従
来の回路に較べ、約２倍の動作速度を得ることができる
。つまりアナログ・デジタル変換回路のサンプリング周
波数を２倍にする事ができる。

従って、従来の半分のパルス幅のグリッチをも検出する
事が可能となる。

また、本発明による回路をＡＳＩ（、（Ａｐｐｌｉｃａ
ｔｉｏｎＳｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　（
：１ｒｃｕｉｔ）として構成した場合、内部構造として
Ｃ−ＭＯ３構造を採用しても、ＡＳ−ＴＴＬにより構成
したのと同等の動作速度を得ることができ、この場合加
えて低消費電力化を計ることが可能となる。

【図面の簡単な説明】

第１図は本発明を適用したグリッチ検出装置の一実施例
を示すブロック図、 第２図は第３図の要部を具体的に示した詳細なブロック
図、 第３図は第２図の動作タイミング図、 第４図は本発明による他の実施例の詳細なブロック図、 第５図は第４図の動作タイミング図、 第６図は本発明による他の実施例の詳細なブロック図、 第７図は第８図の動作タイミング図、 第８図は従来のグリッチ検知回路の概略ブロック図、 第９図は従来から知られているグリッチ検知回路の最大
値・最小値検出部分を示す詳細な回路図である。 ２・・・Ａ／Ｄ変換回路、 ４・・・バイナリ／２°デコーダ、 ６・・・データ分布状態保持フリップフロップ、８・・
・ハイ・プライオリティエンコーダ、９・・・ロー・プ
ライオリティエンコーダ、１２・・・最大値保持フリッ
プフロップ、１４・・・最小値保持フリップフロップ、
１６・・・クロック発生回路、 １９・・・分周回路、 ２２・・・フリップフロップ制御回路、２４・・・最大
値メモリ、 ２５・・・最小値メモリ。

Claims (1)

1. 【特許請求の範囲】 １）所定のアクイジション周期内に含まれる入力信号を
   高速サンプリングし、当該サンプル値のうち最大値およ
   び最小値を記憶させることによりグリッチの存在を検出
   するグリッチ検出装置において、 入力信号を高速サンプリングしてデジタルデータを出力
   するＡ／Ｄ変換手段と、 前記Ａ／Ｄ変換手段の出力端に接続され、所定のアクイ
   ジション周期内に含まれる前記デジタルデータの分布状
   態を保持する状態保持手段と、前記状態保持手段に記憶
   されているデジタルデータの最大値および最小値を抽出
   する判別手段と、 前記判別手段から出力された最大値データおよび最小値
   データを、前記所定のアクイジション周期毎に記憶する
   メモリ手段と を具備したことを特徴とするグリッチ検出装置。 ２）請求項１のグリッチ検出装置において、前記状態保
   持手段は、 前記Ａ／Ｄ変換手段から出力されるＮビットのデジタル
   データを入力し、２＾Ｎ本ある出力ラインのうちいずれ
   か１本のラインの論理状態を設定するデコード手段と、 前記デコード手段の出力ラインの各々に接続された２値
   記憶手段と を具備したことを特徴とするグリッチ検出装置。 ３）請求項２のグリッチ検出装置において、前記判別手
   段は、 前記２＾Ｎ本の出力ラインに接続され、Ｎビットの最大
   値データおよびＮビットの最小値データを出力する２つ
   のプライオリティエンコーダにより構成されることを特
   徴とするグリッチ検出装置。