JPS60198466A - デジタル波形記憶装置 - Google Patents
デジタル波形記憶装置Info
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- JPS60198466A JPS60198466A JP59222863A JP22286384A JPS60198466A JP S60198466 A JPS60198466 A JP S60198466A JP 59222863 A JP59222863 A JP 59222863A JP 22286384 A JP22286384 A JP 22286384A JP S60198466 A JPS60198466 A JP S60198466A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/34—Circuits for representing a single waveform by sampling, e.g. for very high frequencies
- G01R13/345—Circuits for representing a single waveform by sampling, e.g. for very high frequencies for displaying sampled signals by using digital processors by intermediate A.D. and D.A. convertors (control circuits for CRT indicators)
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/208—Arrangements for measuring with C.R. oscilloscopes, e.g. vectorscope
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/40—Arrangements for displaying electric variables or waveforms using modulation of a light beam otherwise than by mechanical displacement, e.g. by Kerr effect
- G01R13/404—Arrangements for displaying electric variables or waveforms using modulation of a light beam otherwise than by mechanical displacement, e.g. by Kerr effect for discontinuous display, i.e. display of discrete values
- G01R13/408—Two or three dimensional representation of measured values
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Recording Measured Values (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は各種アナログ入力信号をデジタル的にメモリに
取込み、所望時に入力信号波形を再現表示するデジタル
波形記憶装置に関する。
取込み、所望時に入力信号波形を再現表示するデジタル
波形記憶装置に関する。
アナログ入力信号をクロックパルス又はサンプリング・
ストローブパルスにより周期的にサンプリングし、その
サンプル値をアナログ・デジタル変換器（Ａ Ｄ Ｃ）
にてデジタル変換して半導体メモリ等のデジタルメモリ
に記憶するデジタルオシロスコープが種々提案されてい
る。この種の波形記憶装置によると、理論的にはサンプ
リング周波数の半分塵の周波数の信号成分が半永久的に
記憶できるという点で、蓄積管等を用いるアナログ記憶
装置より優れている。
ストローブパルスにより周期的にサンプリングし、その
サンプル値をアナログ・デジタル変換器（Ａ Ｄ Ｃ）
にてデジタル変換して半導体メモリ等のデジタルメモリ
に記憶するデジタルオシロスコープが種々提案されてい
る。この種の波形記憶装置によると、理論的にはサンプ
リング周波数の半分塵の周波数の信号成分が半永久的に
記憶できるという点で、蓄積管等を用いるアナログ記憶
装置より優れている。
しかし、デジタル波形記憶装置にあっては、スペース及
び価格上の理由で利用できるメモリ容量には限界がある
。その為に、低速入力信号波形（長時間にわたる信号）
の記憶には不可避的にサンプリング間隔を大きく （サ
ンプリングクロックパルスを低周波に）する必要がある
。しかし乍ら、このような低速ないし低周波信号中にス
パイクノイズ等の高周波成分（グリッチともいう）が含
まれている場合には、これを取込むことができなくなる
という別の問題があった。
び価格上の理由で利用できるメモリ容量には限界がある
。その為に、低速入力信号波形（長時間にわたる信号）
の記憶には不可避的にサンプリング間隔を大きく （サ
ンプリングクロックパルスを低周波に）する必要がある
。しかし乍ら、このような低速ないし低周波信号中にス
パイクノイズ等の高周波成分（グリッチともいう）が含
まれている場合には、これを取込むことができなくなる
という別の問題があった。
本発明はこのような従来のデジタル波形記憶装置の問題
点を解決することを目的とするものであって、選択し得
る任意サンプリング周期で順次入力信号波形の瞬時値を
サンプリング及びデジタル変換してメモリ内に取込むと
共にこのサンプリング速度より低速で波形データをメモ
リに取込む場合にはその順次の取込み期間中の各サンプ
ルの最大値及び最小値の２つのみを取込むようにした新
規なデジタル波形記憶装置を提供する。
点を解決することを目的とするものであって、選択し得
る任意サンプリング周期で順次入力信号波形の瞬時値を
サンプリング及びデジタル変換してメモリ内に取込むと
共にこのサンプリング速度より低速で波形データをメモ
リに取込む場合にはその順次の取込み期間中の各サンプ
ルの最大値及び最小値の２つのみを取込むようにした新
規なデジタル波形記憶装置を提供する。
本発明のデジタル波形記憶装置は、アナログ・デジタル
変換器と、第１及び第２保持バツフアと、制御回路と、
記憶手段とを有し、順次モードと包絡線モードの２つの
モードで選択動作する為に制御回路は順次モードの場合
には低速の各記録クロック発生時のサンプルを順次交互
に第１及び第２保持バツフアに取込んで記憶手段に記憶
し、包絡線モードの場合には低速記録クソロク間の複数
サンプルの最大値と最小値のみを記録クロ・ツク毎（又
は複数サンプルおき）に夫々第１及び第２保持バツフア
に取込んで記憶手段に記憶するよう動作する。この構成
により両保持バッファを常時量も効率的に使用すること
ができる。
変換器と、第１及び第２保持バツフアと、制御回路と、
記憶手段とを有し、順次モードと包絡線モードの２つの
モードで選択動作する為に制御回路は順次モードの場合
には低速の各記録クロック発生時のサンプルを順次交互
に第１及び第２保持バツフアに取込んで記憶手段に記憶
し、包絡線モードの場合には低速記録クソロク間の複数
サンプルの最大値と最小値のみを記録クロ・ツク毎（又
は複数サンプルおき）に夫々第１及び第２保持バツフア
に取込んで記憶手段に記憶するよう動作する。この構成
により両保持バッファを常時量も効率的に使用すること
ができる。
第１図は本発明によるデジタル波形記憶装置の概略ブロ
ック図を示す。記憶したいアナログ入力信号が入力端子
ＱＯＩに印加されて、アナログ・デジタル変換器（ＡＤ
Ｃ）（１２）により、サンプリングクロック発生器（１
４）からのサンプリング・クロックに対応する入力信号
の瞬時値をサンプリングすると共に所望分解能のデジタ
ルデータに変換される。このデジタルデータは制御回路
（３０）の制御上で交互に第１保持バツフア（１８）と
第２保持バツフア（２０）に一時的に保持される。記憶
手段であるメモリ （４４）は記録クロック発生器（４
０）からの記録クロックをアドレスカウンタ（４２）で
計数して、その出力で決まるアドレスに両保持バッファ
（１Ｂ） 、（２０）の出力データを半永久的に順次所
定アドレスに記憶する。例えば、メモリ（４４）の奇数
アドレスに第１保持バツフア（１８）の出力データを、
偶数アドレスに第２保持バツフア（２０）の出力データ
を記憶する。記録クロックの周期は端子（４６）へ入力
される記録速度選択信号により任意に選定できるが、例
えばサンプリング・クロック発生器（１４）の出力を可
変分周器により分周したものであってもよい。この場合
には、制御回路（３０）は第１保持バツフア（１８）と
第２保持バツフア（２０）を交互に動作させるマルチプ
レクサの作用をする。波形記録動作は制御回路（３０）
のイネーブル端子（５６）にイネーブル信号が印加され
ているとき、記録開始スイッチ（５４）をオンとするこ
とにより開始する。メモリ （４４）の各アドレスにデ
ータが記憶されると、端子（５６）−１のイネーブル信
号が消えて、記録動作が停止する。
ック図を示す。記憶したいアナログ入力信号が入力端子
ＱＯＩに印加されて、アナログ・デジタル変換器（ＡＤ
Ｃ）（１２）により、サンプリングクロック発生器（１
４）からのサンプリング・クロックに対応する入力信号
の瞬時値をサンプリングすると共に所望分解能のデジタ
ルデータに変換される。このデジタルデータは制御回路
（３０）の制御上で交互に第１保持バツフア（１８）と
第２保持バツフア（２０）に一時的に保持される。記憶
手段であるメモリ （４４）は記録クロック発生器（４
０）からの記録クロックをアドレスカウンタ（４２）で
計数して、その出力で決まるアドレスに両保持バッファ
（１Ｂ） 、（２０）の出力データを半永久的に順次所
定アドレスに記憶する。例えば、メモリ（４４）の奇数
アドレスに第１保持バツフア（１８）の出力データを、
偶数アドレスに第２保持バツフア（２０）の出力データ
を記憶する。記録クロックの周期は端子（４６）へ入力
される記録速度選択信号により任意に選定できるが、例
えばサンプリング・クロック発生器（１４）の出力を可
変分周器により分周したものであってもよい。この場合
には、制御回路（３０）は第１保持バツフア（１８）と
第２保持バツフア（２０）を交互に動作させるマルチプ
レクサの作用をする。波形記録動作は制御回路（３０）
のイネーブル端子（５６）にイネーブル信号が印加され
ているとき、記録開始スイッチ（５４）をオンとするこ
とにより開始する。メモリ （４４）の各アドレスにデ
ータが記憶されると、端子（５６）−１のイネーブル信
号が消えて、記録動作が停止する。
以上は本発明のデジタル波形記憶装置を順次モトで動作
した場合であるが、制御回路（３０）には順次モード以
外に包絡線（又はピーク・ピーク）モードを選択するモ
ード選択回路（５０）を有する。
した場合であるが、制御回路（３０）には順次モード以
外に包絡線（又はピーク・ピーク）モードを選択するモ
ード選択回路（５０）を有する。
この包絡線モードにつき以下説明する。この場合の記録
クロック速度はサンプリング・クロック速度の整数分の
１であって、第２図（Ａ）及び（Ｃ）に示す如き関係に
ある。そこで第２図（Ｂ）に示す如き入力波形（Ｂ）の
デジタル波形記録をすると、低速の記録クロックで順次
取込んだ波形中には入力波形中の狭い正及び負のスパイ
クパルスは含まれない。そこで、制御回路（３０）は各
記録クロック周期中の最大データのみを第１保持バツフ
ア（１８）に、また最小データのみを第２保持バツフア
（２０）に一時保持するよう動作する。即ち、Ｗｔ［ク
ロックパルス毎に、両保持バッファ（１８）。
クロック速度はサンプリング・クロック速度の整数分の
１であって、第２図（Ａ）及び（Ｃ）に示す如き関係に
ある。そこで第２図（Ｂ）に示す如き入力波形（Ｂ）の
デジタル波形記録をすると、低速の記録クロックで順次
取込んだ波形中には入力波形中の狭い正及び負のスパイ
クパルスは含まれない。そこで、制御回路（３０）は各
記録クロック周期中の最大データのみを第１保持バツフ
ア（１８）に、また最小データのみを第２保持バツフア
（２０）に一時保持するよう動作する。即ち、Ｗｔ［ク
ロックパルス毎に、両保持バッファ（１８）。
（２０）の内容をリセットし、ＡＤＣ（１２）からのデ
ータを両保持バッファ（１Ｂ＞ 、（２０）に取込み、
２番目のデータが最初のデータより大きければ第１保持
バツフア（１８）のデータを更新し、小さければ第２保
持バツフア（２０）のデータを更新する。
ータを両保持バッファ（１Ｂ＞ 、（２０）に取込み、
２番目のデータが最初のデータより大きければ第１保持
バツフア（１８）のデータを更新し、小さければ第２保
持バツフア（２０）のデータを更新する。
次に、第３番目以降のデータについても同様に既に第１
及び第２保持バツフア（１Ｂ＞ 、（２０）内にあるデ
ータと大小関係を比較し必要に応じて更新する動作を反
復する。次の記録クロックが発生すると、第１及び第２
保持バツフア（１Ｂ） 、（２０）には前回の記録クロ
ック発生後のすべてのデータの最大値と最小値のみが取
込まれているので、これら両ピークデータをメモリ （
４４）の所定アドレス例えば順次の奇数アドレスと偶数
アドレスに半永久的に記憶する。メモリ （４４）への
記憶の後に両保持バッファはリセットされ、以下同様に
動作する。このメモリ （４４）の記憶データのうち奇
数アドレスのみを順次読出してベクトル表示し、次に偶
数アドレスのみを順次読出してベクトル表示すると第２
図（Ｄ）の如き表示が得られる。この記憶波形はサンプ
リング・クロックで決まる高い分解能を有するので、入
力信号波形はより忠実に再現表示できる。
及び第２保持バツフア（１Ｂ＞ 、（２０）内にあるデ
ータと大小関係を比較し必要に応じて更新する動作を反
復する。次の記録クロックが発生すると、第１及び第２
保持バツフア（１Ｂ） 、（２０）には前回の記録クロ
ック発生後のすべてのデータの最大値と最小値のみが取
込まれているので、これら両ピークデータをメモリ （
４４）の所定アドレス例えば順次の奇数アドレスと偶数
アドレスに半永久的に記憶する。メモリ （４４）への
記憶の後に両保持バッファはリセットされ、以下同様に
動作する。このメモリ （４４）の記憶データのうち奇
数アドレスのみを順次読出してベクトル表示し、次に偶
数アドレスのみを順次読出してベクトル表示すると第２
図（Ｄ）の如き表示が得られる。この記憶波形はサンプ
リング・クロックで決まる高い分解能を有するので、入
力信号波形はより忠実に再現表示できる。
以上の説明から明らかな如く、第１及び第２保持バツフ
ア（１Ｂ） 、（２０）は順次モードでは順次データを
一時保持してメモリ （４４）へ転送すると共に、包絡
線モードでは各記録クロック間の最大値及び最小値を順
次一時保持して記録クロック周期でメモリ （４４）へ
データを転送するよう動作する。
ア（１Ｂ） 、（２０）は順次モードでは順次データを
一時保持してメモリ （４４）へ転送すると共に、包絡
線モードでは各記録クロック間の最大値及び最小値を順
次一時保持して記録クロック周期でメモリ （４４）へ
データを転送するよう動作する。
第３図は本発明のデジタル波形記憶装置の要部の好適実
施例の詳細ブロック図である。この回路は７４シリーズ
ＩＣの如きＴＴＬ論理素子を使用している。ＡＤＣ（１
２）からの８ビット並列データはデータバッファ （６
０）に入力する。このデータの到達と略同時にサンプリ
ング・クロックがデータバッファ （６０）に入力され
、データをラッチする。データバッファ（６０）の出力
データは第１保持バツフア（１８）と第２保持バツフア
（２０）とに夫々入力され、両保持バッファ（１Ｂ＞
、（２０）の出力はメモリ （４４）へ入力される。こ
れらバッファ （６０） 、（１Ｂ） 、（２０）は７
４Ｓ３７４型ＩＣラツチであるを可とする。
施例の詳細ブロック図である。この回路は７４シリーズ
ＩＣの如きＴＴＬ論理素子を使用している。ＡＤＣ（１
２）からの８ビット並列データはデータバッファ （６
０）に入力する。このデータの到達と略同時にサンプリ
ング・クロックがデータバッファ （６０）に入力され
、データをラッチする。データバッファ（６０）の出力
データは第１保持バツフア（１８）と第２保持バツフア
（２０）とに夫々入力され、両保持バッファ（１Ｂ＞
、（２０）の出力はメモリ （４４）へ入力される。こ
れらバッファ （６０） 、（１Ｂ） 、（２０）は７
４Ｓ３７４型ＩＣラツチであるを可とする。
制御回路（３０）はタイミング制御回路（７０）、３個
のクロック歩進Ｄフリップフロップ（Ｄ−ＦＦ）（７２
）、（７４）、（７６）、ＡＮＤゲート（８０）、７４
Ｌ Ｓ ８５を可とする４個の４ビツト比較器（６６
） 。
のクロック歩進Ｄフリップフロップ（Ｄ−ＦＦ）（７２
）、（７４）、（７６）、ＡＮＤゲート（８０）、７４
Ｌ Ｓ ８５を可とする４個の４ビツト比較器（６６
） 。
（６８）より成り、タイミング制御回路（７０）は２個
の４線−１線データセレクタ／マルチプレクサ７４Ｓ１
５３型であるのが好ましい。Ｄ−ＦＦ （７２）のクロ
ック端子にはサンプリング・クロックが入力され、この
クロックはデータバッファ （６０）のクロック端子に
入力されると共に、ＡＮＤゲート（８０）の一方の入力
端子に入力される。Ｄ−ＦＦ （７４）はセット端子に
イネーブル信号を受け、クロック端子、リセット端子に
夫々Ｄ−ＦＦ （７６）のＱ出力及び［１−ＦＦ（７２
）のＱ出力が入力される。そのＱ出力はタイミング制御
回路（７０）のＡ端子とＤ−ＦＦ （７２）のＤ端子に
入力される。Ｄ−ＦＦ （７６）のクロック、Ｄ及びリ
セット端子には夫々記録クロック、リセットパルス及び
Ｑ出力が入力される。タイミング制御回路（７０）には
Ｄ−ＦＦ （７４）のＱ出力以外に、Ｄ−ＦＦ（７６）
のＱ、 Ｑ出力、ＡＮＤゲート（８０）の出力及びイネ
ーブル信号が入力され、その出力は保持バッファ（１８
）と（２０）に印加される。１対の４ビット比較器（６
８）は夫々第１保持バツフア（１Ｂ）の入出力ＬＳＢ
４ビツトとＭＳＢ４ビ・ノドを比較して比較出力ＭＡＸ
をタイミング制御回路（７０）に入力する。同様に、１
対の４ビツト比較器（６６）は第２保持バツフア（２０
）の入出力のＬ Ｓ Ｂ及びＭＳＢ４ビットを入力して
デジタル的に比較し、比較出力ＭＩＮをタイミング制御
回路（７０）に入力する。
の４線−１線データセレクタ／マルチプレクサ７４Ｓ１
５３型であるのが好ましい。Ｄ−ＦＦ （７２）のクロ
ック端子にはサンプリング・クロックが入力され、この
クロックはデータバッファ （６０）のクロック端子に
入力されると共に、ＡＮＤゲート（８０）の一方の入力
端子に入力される。Ｄ−ＦＦ （７４）はセット端子に
イネーブル信号を受け、クロック端子、リセット端子に
夫々Ｄ−ＦＦ （７６）のＱ出力及び［１−ＦＦ（７２
）のＱ出力が入力される。そのＱ出力はタイミング制御
回路（７０）のＡ端子とＤ−ＦＦ （７２）のＤ端子に
入力される。Ｄ−ＦＦ （７６）のクロック、Ｄ及びリ
セット端子には夫々記録クロック、リセットパルス及び
Ｑ出力が入力される。タイミング制御回路（７０）には
Ｄ−ＦＦ （７４）のＱ出力以外に、Ｄ−ＦＦ（７６）
のＱ、 Ｑ出力、ＡＮＤゲート（８０）の出力及びイネ
ーブル信号が入力され、その出力は保持バッファ（１８
）と（２０）に印加される。１対の４ビット比較器（６
８）は夫々第１保持バツフア（１Ｂ）の入出力ＬＳＢ
４ビツトとＭＳＢ４ビ・ノドを比較して比較出力ＭＡＸ
をタイミング制御回路（７０）に入力する。同様に、１
対の４ビツト比較器（６６）は第２保持バツフア（２０
）の入出力のＬ Ｓ Ｂ及びＭＳＢ４ビットを入力して
デジタル的に比較し、比較出力ＭＩＮをタイミング制御
回路（７０）に入力する。
動作を説明すると、順次モードではデータバッファ （
６０）はサンプリング・クロック毎にＡＤＣ（１２）か
らのデータを順次ラッチし、一方タイミング制御回路（
７０）はイネーブル信号が存する限り記録クロックを１
／２に分周するＤ−ＦＦ （７６）の出力によりマルチ
プレクサとして動作し、そのＹ出力で記録クロック毎に
保持バッフ１（１Ｂ）及び（２０）を交互にストローブ
してデータバッファ（６０）のデータをラッチする。こ
のラッチされたデータはＤ−ＰＦ （７６）のＱ出力を
アトサスカウンタ（４２）に加えてメモリ （４４）の
所定アドレス、例えば第１保持バツフア（１８）のデー
タを奇数アト０ レスに、第２保持バツフア（２０）のデータを偶数アド
レスに記憶する。
６０）はサンプリング・クロック毎にＡＤＣ（１２）か
らのデータを順次ラッチし、一方タイミング制御回路（
７０）はイネーブル信号が存する限り記録クロックを１
／２に分周するＤ−ＦＦ （７６）の出力によりマルチ
プレクサとして動作し、そのＹ出力で記録クロック毎に
保持バッフ１（１Ｂ）及び（２０）を交互にストローブ
してデータバッファ（６０）のデータをラッチする。こ
のラッチされたデータはＤ−ＰＦ （７６）のＱ出力を
アトサスカウンタ（４２）に加えてメモリ （４４）の
所定アドレス、例えば第１保持バツフア（１８）のデー
タを奇数アト０ レスに、第２保持バツフア（２０）のデータを偶数アド
レスに記憶する。
次に、包絡線モードの動作を説明する。イネーブル信号
を高レベルとして、リセット信号を低し・＼ルとすると
Ｄ−ＦＦ （７４）のＱ出力は高レベルとなり、包絡線
モードの波形取込みサイクルが開始する。そこでタイミ
ング制御回路（７０）のＡ、Ｂイネーブル入力は共に高
レベルとなり、ＡＮＤゲー１− （８０）からの負のク
ロックエツジでＹ出力への両データ人力３を高レベルと
して両保持バッファ（１８） 、（２０）を夫々ストロ
ーブしデータバッファ（６０）からのラッチデータに初
期値化するようになす。
を高レベルとして、リセット信号を低し・＼ルとすると
Ｄ−ＦＦ （７４）のＱ出力は高レベルとなり、包絡線
モードの波形取込みサイクルが開始する。そこでタイミ
ング制御回路（７０）のＡ、Ｂイネーブル入力は共に高
レベルとなり、ＡＮＤゲー１− （８０）からの負のク
ロックエツジでＹ出力への両データ人力３を高レベルと
して両保持バッファ（１８） 、（２０）を夫々ストロ
ーブしデータバッファ（６０）からのラッチデータに初
期値化するようになす。
正のクロックエツジが来ると、ＡＮＤゲート（８０）の
出力は高レベルとなりストローブ信号を終了させ、回路
（７０）の両Ｙ出力を低とする。
出力は高レベルとなりストローブ信号を終了させ、回路
（７０）の両Ｙ出力を低とする。
ＡＤＣ（１２）からの新しいデータをデータバッファ
（６０）にラッチする。Ｄ−ＦＦ （７２）のＱ出力は
低レベルとなりＤ−ＦＦ （７４）をリセットし、その
出力でタイミング制御回路（７０）のＡイネーブル信号
を低にする。ここで、回路（７０）のＢイネーブルは全
取込み期間中高レベルにとどまるものと仮定する。デー
タバッファ（６０）内の新データは保持バッファ （１
Ｂ） 、（２０）に蓄積した初期データと比較され、も
し新データが初期データより小さければ比較器（６６）
の出力は高レベルとなりタイミング制御回路（７０）の
ＭＩＮデータ人力２にそのレベルを供給する。もし新デ
ータが初期データより大きければ比較器（６８）が制御
回路（７０）のＭＡＸデータ人力２に高レベルを供給す
る。サンプリング・クロックの低レベルの半周期中、制
御回路（７０）はＡＮＤゲート（８０）の出力にストロ
ーブされ、データ人力２のいずれか高レベルの方を介し
て対応するＹ出力に通過させて保持バッファ（１８）又
は（２０）をストローブしてそこに新しいデータをラッ
チする。以上の動作は記録クロック期間中サンプリング
・クロックの１周期毎に反復する。この回路にあっては
、記録クロックを１／２に分周して、リセット後の次の
記録クロック信号は単にＤ−ＦＦ （７６）をＱ出力が
高、Ｑ出力が１ 低である初期状態に戻すようになす。
（６０）にラッチする。Ｄ−ＦＦ （７２）のＱ出力は
低レベルとなりＤ−ＦＦ （７４）をリセットし、その
出力でタイミング制御回路（７０）のＡイネーブル信号
を低にする。ここで、回路（７０）のＢイネーブルは全
取込み期間中高レベルにとどまるものと仮定する。デー
タバッファ（６０）内の新データは保持バッファ （１
Ｂ） 、（２０）に蓄積した初期データと比較され、も
し新データが初期データより小さければ比較器（６６）
の出力は高レベルとなりタイミング制御回路（７０）の
ＭＩＮデータ人力２にそのレベルを供給する。もし新デ
ータが初期データより大きければ比較器（６８）が制御
回路（７０）のＭＡＸデータ人力２に高レベルを供給す
る。サンプリング・クロックの低レベルの半周期中、制
御回路（７０）はＡＮＤゲート（８０）の出力にストロ
ーブされ、データ人力２のいずれか高レベルの方を介し
て対応するＹ出力に通過させて保持バッファ（１８）又
は（２０）をストローブしてそこに新しいデータをラッ
チする。以上の動作は記録クロック期間中サンプリング
・クロックの１周期毎に反復する。この回路にあっては
、記録クロックを１／２に分周して、リセット後の次の
記録クロック信号は単にＤ−ＦＦ （７６）をＱ出力が
高、Ｑ出力が１ 低である初期状態に戻すようになす。
第２記録クロツクの正エツジを受けると、この第２周期
中に検出した最小及び最大波形値のみをメモリ（４４）
に記憶する。Ｄ−ＦＦ （７６）のＱ出力は商になり、
アドレスカウンタ（４２）に供給して最小及び最大デー
タを記憶するメモリ （４４）の所定アドレスを選択す
る。＋１−ＦＦ （７６）のＱ出力が高レベルであると
、ステートマシーンＤ−ＦＦ （７’４）を作動させ、
制御回路（７０）のＡイネーブル入力に論理高レベルを
加え、ＡＮＤゲート（８０）を介して加えたサンプリン
グ・クロック信号の次の負の半サイクル中に両保持バッ
ファ（１Ｂ） （２０）が同時にストローブされ再び初
期値化されて、次の記録クロックサイクルの新しい包絡
線検出が開始する。
中に検出した最小及び最大波形値のみをメモリ（４４）
に記憶する。Ｄ−ＦＦ （７６）のＱ出力は商になり、
アドレスカウンタ（４２）に供給して最小及び最大デー
タを記憶するメモリ （４４）の所定アドレスを選択す
る。＋１−ＦＦ （７６）のＱ出力が高レベルであると
、ステートマシーンＤ−ＦＦ （７’４）を作動させ、
制御回路（７０）のＡイネーブル入力に論理高レベルを
加え、ＡＮＤゲート（８０）を介して加えたサンプリン
グ・クロック信号の次の負の半サイクル中に両保持バッ
ファ（１Ｂ） （２０）が同時にストローブされ再び初
期値化されて、次の記録クロックサイクルの新しい包絡
線検出が開始する。
−上述のサイクルが反復される限りデータ取込みは継続
し、メモリ （４４）の全アドレスにデータが記憶され
ると停止する。この時点で、制御回路（７０）の入力Ｂ
へのイネーブル信号がなくなり、データ取込動作が完了
し、更に動作するのを阻止する。
し、メモリ （４４）の全アドレスにデータが記憶され
ると停止する。この時点で、制御回路（７０）の入力Ｂ
へのイネーブル信号がなくなり、データ取込動作が完了
し、更に動作するのを阻止する。
２
〔発明の効果〕
上述の説明から判る如く、本発明のデジタル波形記憶装
置によると、第１及び第２保持バツフアを制御回路の出
力で駆動して順次モード又は包絡線モードのいずれのモ
ードでも選択的に記録クロック時のデータを、又は記録
クロック間の最大及び最小データをメモリ（記憶手段）
に記憶することができる。よって、簡単な構成で順次モ
ード及び包絡線モードのいずれでも選択的に動作するデ
ジタル波形記憶装置が得られる。また、両保持バッファ
の出力データを記憶するメモリとして別個にアクセスで
きるメモリとすれば、例えば１０ＭｌＩ２以上の高周波
（高速）で波形データの取込みが可能になる。
置によると、第１及び第２保持バツフアを制御回路の出
力で駆動して順次モード又は包絡線モードのいずれのモ
ードでも選択的に記録クロック時のデータを、又は記録
クロック間の最大及び最小データをメモリ（記憶手段）
に記憶することができる。よって、簡単な構成で順次モ
ード及び包絡線モードのいずれでも選択的に動作するデ
ジタル波形記憶装置が得られる。また、両保持バッファ
の出力データを記憶するメモリとして別個にアクセスで
きるメモリとすれば、例えば１０ＭｌＩ２以上の高周波
（高速）で波形データの取込みが可能になる。
第１図は本発明によるデジタル波形記憶装置の一実施例
の簡易ブロック図、第２図は本発明のデジタル波形記憶
装置を包絡線モードで動作する場合の動作波形図、第３
図は本発明によるデジタル波形記憶装置の要部例の詳細
ブロック図を示す。 （１２）はアナログ・デジタル変換器、（１４）はサン
プリング・クロック発生器、（１８）は第１保持バツフ
ア、（２０）は第２保持バソフプ、（３０）は制御回路
、（４０）は記録クロック発生器、（４２）はアドレス
カウンタ、（４４）は記憶手段、（６０）はデータバッ
ファ、（６６）及び（６８）は夫々比較器、（７０）は
タイミング制御回路である。 ５ 第１頁の続き ＠発明者 ルイス・ジーザス・す アメリノくロ ンテ
イ ト・プ 力合衆国 オレゴン州 ９７００５ ワシントン・カラ
ー ビーバートン サウスウエスト フオーレスレイス
１４６１５
の簡易ブロック図、第２図は本発明のデジタル波形記憶
装置を包絡線モードで動作する場合の動作波形図、第３
図は本発明によるデジタル波形記憶装置の要部例の詳細
ブロック図を示す。 （１２）はアナログ・デジタル変換器、（１４）はサン
プリング・クロック発生器、（１８）は第１保持バツフ
ア、（２０）は第２保持バソフプ、（３０）は制御回路
、（４０）は記録クロック発生器、（４２）はアドレス
カウンタ、（４４）は記憶手段、（６０）はデータバッ
ファ、（６６）及び（６８）は夫々比較器、（７０）は
タイミング制御回路である。 ５ 第１頁の続き ＠発明者 ルイス・ジーザス・す アメリノくロ ンテ
イ ト・プ 力合衆国 オレゴン州 ９７００５ ワシントン・カラ
ー ビーバートン サウスウエスト フオーレスレイス
１４６１５
Claims (1)
- 人力アナログ信号の瞬時値をサンプリング・クロックで
デジタル変換するアナログ・デジタル変換器と、該変換
器の出力データを一時保持する第１及び第２保持バツフ
アと、該両保持バッファのデータを記憶する記憶手段と
、上記サンプリング・クロック及び該サンプリング・ク
ロック以下の記録クロックが人力されて上記両保持バッ
ファを駆動する制御回路とを具え、該制御回路は上記記
録クロック発生時の上記アナログ・デジタル変換器の出
力データを順次交互に又は上記記録クロック間の複数デ
ータの最大値及び最小値のみを順次上記第１及び第２保
持バツフアに保持させて上記記録クロック毎に上記記憶
手段に記憶させることを特徴とするデジタル波形記憶装
置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/061,720 US4271486A (en) | 1979-07-30 | 1979-07-30 | Waveform storage system |
| US61720 | 1979-07-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60198466A true JPS60198466A (ja) | 1985-10-07 |
Family
ID=22037679
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55103014A Expired JPS5847661B2 (ja) | 1979-07-30 | 1980-07-25 | 波形記憶装置 |
| JP59222863A Pending JPS60198466A (ja) | 1979-07-30 | 1984-10-23 | デジタル波形記憶装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55103014A Expired JPS5847661B2 (ja) | 1979-07-30 | 1980-07-25 | 波形記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4271486A (ja) |
| JP (2) | JPS5847661B2 (ja) |
| CA (1) | CA1143068A (ja) |
| DE (1) | DE3028935A1 (ja) |
| FR (1) | FR2462760A1 (ja) |
| GB (1) | GB2057700B (ja) |
| NL (1) | NL8004045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH04134269A (ja) * | 1990-09-26 | 1992-05-08 | Kikusui Electron Corp | グリッチ検出装置 |
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- 1980-07-22 GB GB8023885A patent/GB2057700B/en not_active Expired
- 1980-07-25 JP JP55103014A patent/JPS5847661B2/ja not_active Expired
- 1980-07-30 DE DE19803028935 patent/DE3028935A1/de not_active Ceased
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1984
- 1984-10-23 JP JP59222863A patent/JPS60198466A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3028935A1 (de) | 1981-02-19 |
| GB2057700B (en) | 1983-03-23 |
| FR2462760A1 (fr) | 1981-02-13 |
| GB2057700A (en) | 1981-04-01 |
| CA1143068A (en) | 1983-03-15 |
| US4271486A (en) | 1981-06-02 |
| NL8004045A (nl) | 1981-02-03 |
| JPS5847661B2 (ja) | 1983-10-24 |
| FR2462760B1 (ja) | 1985-03-08 |
| JPS5621068A (en) | 1981-02-27 |
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