JPH0585027B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、入力信号の波形を観測するデジタル
オシロスコープに関するものであり、詳しくは、
波形の観測を容易にするためのトリガ信号発生回
路の改良に関するものである。

（従来の技術） デジタルオシロスコープは、入力アナログ信号
をデジタル信号に変換して一旦メモリに格納し、
この格納されたデジタルデータに基づいてCRT
などの表示器に波形を表示するものである。

第１２図はこのようなデジタルオシロスコープ
の一例を示す構成説明図であり、実時間サンプリ
ング方式のサンプリングオシロスコープの例を示
している。第１２図において、入力信号はサンプ
リングゲート１に入力される。サンプリングゲー
ト１はフリーランパルス発生器８から加えられる
サンプリングパルスに同期して入力信号をサンプ
リングし、デジタル信号に変換してホールド回路
２に格納する。また、入力信号はトリガ回路４に
も入力される。トリガ回路４は入力信号が予め設
定された所定の値になると時間軸用のこぎり波発
生器５に信号を出力する。時間軸用のこぎり波発
生器５は、このトリガ回路４の出力に同期して時
間軸用のこぎり波を発生し、サンプリングゲート
６に出力する。サンプリングゲート６はフリーラ
ンパルス発生器８のサンプリングパルスにより時
間軸用のこぎり波をサンプリングし、デジタル信
号に変換してホールド回路７に格納する。ホール
ド回路２，７に格納されたデータは図示しない
Ｄ／Ａ変換器を介して表示器３のＹ軸、Ｘ軸に入
力され、波形が表示される。波形表示にあたつて
は、入力信号のレベルが予め設定された所定の値
になつた点を常に表示器３の表示部の左端に位置
させるようにして波形の観測を容易にしている。
９はアンブランキング回路であり、不必要な表示
を禁止する働きをしている。

（発明が解決しようとする問題点） しかし、このようなデジタルオシロスコープ
は、入力信号が不規則な波形の場合には次のよう
な問題点がある。第１３図Ａは表示する波形の一
例を示している。点線はトリガレベルであり、入
力信号がこのレベルを低い方から高い方に向かつ
て横切つたとき、すなわち時点〜でトリガ信
号が発生し、この点が常に表示部の左端に来るよ
うに表示される。入力信号が周期信号であるとき
は各表示波形は完全に重なるので正常に表示され
るが、Ａの場合には時点〜、〜、移行
の波形はすべて異なつているので、これらの波形
が重なつて同図Ｂのようになり、波形の観測が不
可能になるという欠点があつた。

本発明は、このような点に着目したものであ
り、その目的は、不規則波形でも表示波形の重な
りを生じることのないデジタルオシロスコープを
提供することにある。

（問題点を解決するための手段） 本発明のデジタルオシロスコープは、 アナログ信号をデジタル信号に変換するＡ／Ｄ
変換器と、 このＡ／Ｄ変換器の出力データを格納するメモ
リと、 前記Ａ／Ｄ変換器の出力データが予め設定され
た値の範囲にあるかを検出するコンパレータと、 このコンパレータの出力データを順次格納する
シフトレジスタと、 このシフトレジスタに格納されたデータから所
望の１データを選択するセレクタと、 前記アナログ信号が所定値になつたことを検出
する検出部と、 この検出部および前記セレクタの出力によりト
リガ信号を発生するトリガ信号発生部とを具備
し、 このトリガ信号により前記メモリに格納された
データを表示することを特徴とする。

（作 用） このようなデジタルオシロスコープは、入力信
号がトリガレベルを通過し、かつその時点から所
定の時間前の入力信号のレベルが予め設定された
範囲にあるときのみトリガ信号を発生して波形を
表示する。

（実施例） 以下、図面を用いて本発明の実施例を詳細に説
明する。

第１図は、本発明の一実施例を示す構成説明図
である。第１図において、１０はアナログ信号
SAの入力端子であり、Ａ／Ｄ変換器１１の入力
端子に接続されるとともに、アナログコンパレー
タ１２の一方の入力端子に接続されている。Ａ／
Ｄ変換器１１は入力端子１０に加えられるアナロ
グ信号SAをクロツクCLK１に従つてサンプリン
グしてｎビツトのデジタル信号SDに変換する。
このＡ／Ｄ変換器１１の出力データSDはレート
リデユーサ１３を介して複数ｍ系統に分周された
のちメモリ１４に格納されるとともに、デジタル
コンパレータ１５，１６の一方の入力端子に加え
られている。レートリデユーサ１３およびメモリ
１４によりメモリブロツクMBが構成されてい
る。コンパレータ１５，１６はＡ／Ｄ変換器１１
の出力データSDが予め設定された値の範囲にあ
るかを検出するものであり、コンパレータ１５の
他方の入力端子には２ビツトの上限設定値USが
加えられ、コンパレータ１６の他方の入力端子に
はｎビツトの下限設定値LSが加えられている。
これらコンパレータ１５，１６は、Ａ／Ｄ変換器
１１の出力データが下限値設定値LSよりも大き
く上限設定値USよりも小さい場合にＨレベルの
出力をアンドゲート１７に送出するウインドウコ
ンパレータとして動作する。アンドゲート１７の
出力は１ビツトを有するＮ段のシフトレジスタ１
８にクロツクCLK１に同期したクロツクCLK２
に従つて順次格納される。１９はシフトレジスタ
１８に格納されたデータから選択信号SELに従つ
て所望の１データを選択するセレクタであり、そ
の出力はアンドゲート２０に加えられる。２１は
クロツクCLK１，２に同期したクロツクCLK３
をカウントするカウンタであり、そのフルカウン
ト出力をアンドゲート２０に送出する。このカウ
ンタ２１はシフトレジスタ１８にセレクタ１９を
介して送出されるべきデータが蓄積されるまでの
時間を管理するものであり、選択信号SELに応じ
た数のデータが蓄積された時点でフルカウント出
力を送出するように初期値が設定される。アンド
ゲート２０の出力端子はフリツプフロツプ２２の
データ端子に接続されている。フリツプフロツプ
２２のクロツク端子にはクロツクCLK１，２，
３に同期したクロツクCLK４が加えられ、出力
端子Ｑはフリツプフロツプ２３のデータ端子に接
続されている。フリツプフロツプ２３のクロツク
端子にはアナログコンパレータ１３の出力信号が
加えられている。フリツプフロツプ２３の出力端
子Ｑは時間軸信号発生部２４に接続されている。
なお、シフトレジスタ１４、セレクタ１７、コン
パレータ１８，１９、アンドゲート２０およびカ
ウンタ２１によりレベルシーケンストリガ回路
LST１が構成されている。

このように構成された装置の動作を第２図のタ
イミングチヤートを用いて説明する。第２図にお
いて、ａはＡ／Ｄ変換器１１のサンプルクロツク
CLK１を示し、このクロツクCLK１の立ち上が
りでＡ／Ｄ変換器１１からｂに示すようなｎビツ
トの出力データSDが変換出力される。ｃはウイ
ンドウコンパレータ１５，１６の１ビツトの判定
出力である。ｄはシフトレジスタ１８に加えられ
るデユーテイレシオ50％のクロツクCLK２であ
り、クロツクCLK１に同期している。シフトレ
ジスタ１８は、このクロツクCLK２が加えられ
ることによりウインドウコンパレータの判定出力
データをラツチするとともにラツチされているデ
ータを１段ずつシフトさせてＮデータ過去の判定
結果を保持する。ｅはフリツプフロツプ２２に加
えられるクロツクCLK４であり、クロツク２を
反転させたパルスになつている。フリツプフロツ
プ２２はこのクロツクCLK４の立ち上がりでア
ンドゲート２０の出力をラツチする。ｆはセレク
タ１９から選択的に出力されるデータであり、本
実施例ではシフトレジスタ１８の第１段目のデー
タを選択出力する例を示している。すなわち、セ
レクタ１９は１クロツクだけ過去のデータをアン
ドゲート２０に出力する。ｇはカウンタ２１に加
えられるクロツクCLK３であり、クロツクCLK
２と同相になつている。カウンタ２１はクロツク
CLK２の立ち上がりで１カウントを行い、フル
カウントになつた時点でｈに示すようなＨレベル
の出力をアンドゲート２０に送出する。このＨレ
ベルのカウンタ出力がアンドゲート２０に加えら
れることにより、その時点以降のセレクタ１９の
出力が有効になる。過去のデータとして（ｌ＋
１）サンプル前のデータを用いる場合には、ｌ個
のデータがシフトレジスタ１８およびメモリ１４
に格納された時点でカウントアツプしてアンドゲ
ート２０にＨレベルの出力信号を送出するように
カウンタ２１の初期値を設定する。本実施例のよ
うに過去のデータとして２サンプル前のデータを
用いる場合にはｌを１としてカウンタ２１の初期
値を設定することになる。ｉはフリツプフロツプ
２２の出力である。コンパレータ１５，１６の出
力信号は、Ａ／Ｄ変換器１１の出力データが下限
設定値LSより大きく上限設定値USより小さいと
きにＨレベルになる。フリツプフロツプ２２はク
ロツクCLK４の立ち上がりに従つてアンドゲー
ト２０の出力信号をラツチするので、ｌクロツク
過去のデータが下限設定値LSと上限設定値USの
間にあるときのみその出力がＨレベルになる。ｊ
はアナログコンパレータ１２の出力信号TGを示
している。アナログコンパレータ１２の出力信号
TGは、アナログ入力信号SAがトリガレベルよ
り大きくなるとＬレベルからＨレベルに変化す
る。フリツプフロツプ２３はこの出力信号TGの
タイミングでフリツプフロツプ２２の出力をラツ
チし、このフリツプフロツプ２３の出力の立ち上
がりにより時間軸信号発生部２４は時間軸信号を
発生する。

第３図は、このような一連の動作を説明するた
めの波形図である。図において、SAはアナログ
入力信号、TLはトリガレベル、Ｗはコンパレー
タ１５，１６で検出する下限設定値LSと上限設
定値USの間のウインドウ、Ｔはカウンタ２１に
入力されるクロツクCLK３の周期に相当する。
この実施例では、セレクタ１９を介して読み出さ
れるシフトレジスタ１８の１段目のデータがＡ／
Ｄ変換器１１の出力データがコンパレータ１５，
１６のウインドウ内にあることを表しかつアナロ
グ入力信号SAがトリガレベルTLを通過したとき
のみ時間軸信号を発生させる。

これにより、区間t₂の波形のみが表示されるこ
とになり、従来のように複数の波形が重なつて観
測しにくくなることはない。なお、カウンタ２１
の初期値、コンパレータ１５，１６に対する下限
設定値LSおよび上限設定値USは表示したい波形
に応じて適宜設定すればよい。

そして、このような構成によれば、Ａ／Ｄ変換
器１１から変換出力されるデータをＡ／Ｄ変換器
のサンプリングレートでレベルシーケンストリガ
用のデータとして利用できるので、Ａ／Ｄ変換器
１１でサンプリングされてからレベルシーケンス
トリガ用のデータとして利用可能になるまでの時
間を例えば２クロツク過去までに短縮できる。ま
た、シフトレジスタ１８およびセレクタ１９は１
ビツトのものでよく、Ａ／Ｄ変換器１１のｎビツ
トの変換データを直接シフトレジスタに格納して
格納されたデータをセレクタで選択する構成に比
べて回路規模を１／ｎに縮小できる。

なお、第１図の実施例ではレベルシーケンスト
リガ回路LST１が１系統の例を示したが、第４
図に示すようにレベルシーケンストリガ回路
LST１の内のコンパレータ１５，１６、アンド
ゲート１７、シフトレジスタ１８およびセレクタ
１９の組合せLST１′を複数系統（例えば２系
統）設けてそれらの出力の論理積や論理和をフリ
ツプフロツプ２２の入力にしてもよい。そして、
各組合せLST１′でそれぞれ異なる過去の時点の
データを選択することにより、複雑なトリガをか
けることができる。

ところで、第１図の実施例では過去に遡及しよ
うとするデータの数が増えるのに応じてシフトレ
ジスタ１８の段数が増加するとともにセレクタ１
９の構成規模も大きくなり、例えば過去数10デー
タまで遡及しようとするとその回路規模は実用的
ではなくなる。このような場合には、第５図に示
すようなレベルシーケンストリガ回路を併用すれ
ばよい。

第５図の回路によれば、Ａ／Ｄ変換器１１の出
力を複数のメモリに順に格納することによつて過
去のデータの判定点を複数にしてより複雑な判定
を行うことができ、同様の回路構成で数10以上の
過去のデータまでも容易に遡及することができ
る。

第５図において、２５はレートリデユーサであ
り、その内部に７つのレジスタ２６〜３２が含ま
れている。Ａ／Ｄ変換器１１の出力はレジスタ２
６〜２８および２９に並列に入力される。また、
レジスタ２６〜２８の出力はそれぞれレジスタ３
０〜３２に入力される。レジスタ２６〜２８はそ
れぞれクロツクCLKc〜CLKaによつて、レジス
タ２９〜３２はクロツクCLKdによつて駆動され
る。３３〜３６はメモリであり、クロツクCLK
５の立ち上がりでデータを書込み、クロツク
CLK６の立ち上がりでデータを読み出す。これ
らのメモリは、レートリデユーサ２４の出力を格
納し、また格納されたデータをデジタルコンパレ
ータ３７に出力する。これらの切り換えはスイツ
チ３８〜４１で行われる。４２〜４５はカウンタ
であり、クロツクCLK５によつてカウントアツ
プされその出力はそれぞれスイツチ４６〜４９を
介してメモリ３３〜３６のアドレスバスに入力さ
れる。カウンタ４２〜４５はメモリ３３〜３６に
格納された過去のデータを読み出すためのアドレ
スを指定するものである。カウンタ６２はＡ／Ｄ
変換器１１の出力データをメモリ３３〜３６に書
込むときのアドレスを指定するものであつて、ク
ロツクCLK６によりカウントアツプされる。カ
ウンタ６２とカウンタ４２〜４５の出力の切り換
えはそれぞれスイツチ４６〜４９で行う。スイツ
チ３８〜４１および４６〜４９はCLK７で駆動
される。デジタルコンパレータ３７には４つのウ
インドウコンパレータが含まれ、これらのウイン
ドウコンパレータにはそれぞれスイツチ３８〜４
１で選択されたメモリ３３〜３６から読み出され
たデータが入力され、このデータが予め設定され
た上限設定値、下限設定値の間にあるときにＨレ
ベルを出力する。５０はシフトレジスタであり、
クロツクCLK５に同期してデジタルコンパレー
タ３７の出力を並列に入力する。また、クロツク
CLK１に同期して左方向にデータを回転させる。
シフトレジスタ５０の出力は並列に取出され、セ
レクタ５１〜５４に入力される。セレクタ５１〜
５４は入力された４ビツトの並列出力のどの出力
を取出すかを選択する。セレクタ５１〜５４の出
力はアンドゲート５５〜５８に入力され、さらに
その出力はアンドゲート５９に入力される。アン
ドゲート５５〜５８にはまたイネーブル信号が入
力され、この信号によりゲートの開閉を行う。ア
ンドゲート５９の出力はフリツプフロツプ１８の
データ端子Ｄに入力される。６０は分周器であ
り、クロツクCLK２が入力され、これをそのま
ま、1/2、1/4に分周した出力を出力する。６１は
セレクタであり、分周器６０の出力を選択する。
セレクタ６１の出力はフリツプフロツプ１８のク
ロツク端子に入力される。クロツクCLK５，６，
７の周期はクロツクCLK１の周期の４倍になる
ように選定する。なお、この回路では省略してい
るが、所定の数のデータが格納されるまでデジタ
ルコンパレータ３７の出力を禁止する第１図のカ
ウンタ２１と同じ働きをするものを使用すること
もできる。

次にこのような回路の動作を説明する。最初に
レートリデユーサ２５の動作について説明する。
第６図にクロツクCLK１およびクロツクCLKa〜
CLKdのタイミングを示す。クロツクCLKa〜
CLKdはクロツクCLK１の４倍の周期を有し、か
つそれらの位相は互いに1/4周期ずつずれている。
クロツクCLKa〜CLKcはそれぞれその立ち上が
りのタイミングでＡ／Ｄ変換器１１の出力をレジ
スタ２６〜２８に格納する。また、クロツク
CLKdの立ち上がりでＡ／Ｄ変換器１１およびレ
ジスタ２６〜２８の出力がそれぞれレジスタ２９
〜３２に格納される。このレジスタ２９〜３２に
格納されたデータはそれぞれメモリ３３〜３６に
格納される。すなわち、レートリデユーサ２５は
Ａ／Ｄ変換器１２の出力を順にメモリ３３〜３６
に分配して格納する働きをする。このようにする
ことによつて、メモリ３３〜３６としてサイクル
タイムの長いものを使用することができ、かつ複
数の点の過去のデータでトリガすることができ
る。

次に全体の動作を説明する。最初に現在からｋ
個前（クロツクCLK2のｋクロツク前）のデータ
を参照する場合を説明する。この場合は ｋ＝4K＋Ｍ （０≦Ｍ＜４） ……(1) とし、カウンタ４２〜４５のカウント値をカウン
タ６２のカウント値よりＫまたは（Ｋ＋１）過去
のアドレスを指定するように設定する。すなわち
Ｍの値により、カウンタ４２〜４５のカウント値
をこの順にＭ個だけ現在よりＫ過去のアドレスを
出力するようにし、残りを（Ｋ＋１）過去のアド
レスを指定するようにする。但しＭ＝０のときは
すべてＫ過去のアドレスを指定するようにする。
この様子を第７図Ａに示す。この図はＭ＝２の場
合を示す。現在のアドレスをｌとすると、カウン
タ６２のカウント値ｌに対してカウンタ４２，４
３はｌ−Ｋ、カウンタ４４，４５はｌ−Ｋ−１を
カウントするようにする。メモリ３３〜３６には
カウンタ６２で指定されるアドレスに現在のデー
タが書込まれ、またカウンタ４２〜４５で指定さ
れるアドレスのデータが読み出されるので、デジ
タルコンパレータ３７には現在からｋ〜ｋ−３ク
ロツク過去のデータが出力される。この様子を第
７図Ｂに示す。ｌは現在のデータが書込まれるア
ドレスであり、読み出しはこのアドレスｌから前
記(1)式で示されるＫまたはＫ＋１過去のアドレス
に対して行う。Ｍ＝２なので、メモリ３３，３４
はｌ−Ｋ−１、メモリ３５，３６はｌ−Ｋに設定
する。このデータはデジタルコンパレータ３７で
予め設定された所定の範囲と比較され、その結果
がクロツクCLK５の立ち上がりに同期してシフ
トレジスタ５０に４ビツト並列に入力される。こ
れをＣに示す。シフトレジスタ５０には左からメ
モリ３３〜３６のアドレスｌ−Ｋ−１、ｌ−Ｋの
データが格納される。また、矢印のようにクロツ
クCLK１で左側に回転される。そのため、４ビ
ツト並列で処理されていた判定結果が直列に変換
される。この判定結果はセレクタ５１〜５４に入
力される。セレクタは５１のみ、またイネーブル
信号によりアンドゲート５５のみが選択されるよ
うに設定されているので、判定結果はセレクタ５
１、アンドゲート５５，５９を通り、フリツプフ
ロツプ２２のデータ端子Ｄに印加される。また、
セレクタ６１は分周器６０の１／１出力すなわち
分周しない出力が選択され、フリツプフロツプ２
２のクロツク端子に印加される。以後の動作は第
１図と同じなので、説明を省略する。この回路で
はセレクタ５１のみを選択し、過去の１データの
みを参照するようにしたが、セレクタ５１〜５４
を適宜選択することにより連続する１〜４点を参
照するようにすることができる。

次に過去のレベルを参照する点が離散した複数
点の場合を第８図により説明する。図において、
カウンタ６２およびカウンタ４２〜４５のタイミ
ングチヤートに示した数字はそれぞれのカウンタ
のカウント値を示す。また、クロツクCLK７，
１，５，６のタイミングは第７図と同じなので省
略する。この例において、複数の点をクロツク
CLK１のk₁，k₂，k₃クロツク過去の３点とする
と、Ｂに示すようにカウンタ４２〜４４で指定さ
れるアドレスをカウンタ６２で指定されるアドレ
スに比べてそれぞれ K₁＝int（k₁／４） K₂＝int（k₂／４） K₃＝int（k₃／４） …(2) で計算されるK₁〜K₃だけ過去のアドレスを指定
するように設定する。なお、上式でint（ ）は整
数部分をとることを表わす。またカウンタ４５は
使用しい。そのため、デジタルコンパレータ３７
にはそれぞれカウンタ４２〜４４で指定した過去
のデータが入力される。これらのデータが予め設
定されている範囲にあることをデジタルコンパレ
ータ３７で判定し、判定結果をＣに示すようにシ
フトレジスタ５０を介してセレクタ５１〜５４に
入力する。この場合はシフトレジスタ５０はデー
タのシフトは行わず、単なるバツフアとして使用
する。セレクタ５１〜５４のうち５１〜５３が選
択され、カウンタ４２〜４４で指定した過去のデ
ータがすべて所定の範囲内にあることをアンドゲ
ート５９で判定し、その結果をフリツプフロツプ
２２のデータ端子Ｄに印加する。なお、この例で
はデジタルコンパレータ３７に入力されるデータ
はクロツクCLK１の周期の４倍の周期で更新さ
れるので、セレクタ６１により分周器６０でクロ
ツクCLK２を1/4分周したクロツクをフリツプフ
ロツプ２２のクロツク端子に印加するようにす
る。そのため、現在から参照する過去の点までの
時間はクロツクCLK１の周期の４倍だけ不確定
性を生じる。

第９図により参照する過去のデータ点が２点の
場合を説明する。この場合は参照する過去の点を
k₁，k₂クロツクとし、前記(2)式で示したように遅
らせるアドレスの値をK₁、K₂とすると、第９図
Ａのようにカウンタ４２，４４にK₁だけ遅れた
アドレスを、カウンタ４３，４５にK₂だけ遅れ
たアドレスを出力するようにする。すなわち、
K₁とK₂を交互に設定するようにする。この関係
をＢに示す。このようににすると、例えばＣに示
すようにシフトレジスタ５０にはその左側からク
ロツクCLK２の周期を基準にして４（ｌ−K₁）、
４（ｌ−K₂）、４（ｌ−K₁）＋２、４（ｌ−K₂）＋２
クロツクだけ遅れた、デジタルコンパレータ３７
による判定結果が格納される。シフトレジスタ５
０はクロツクCLK１により矢印で示すように２
クロツク単位で左側にシフトされる。セレクタ６
１によりクロツクCLK１を1/2分周したクロツク
をフリツプフロツプ２２のクロツク端子に印加す
ることにより、２点の過去のデータでトリガする
ことができる。なお、このような回路構成ではカ
ウンタ４２〜４５に設定する値によりクロツク
CLK１の周期の２倍の時間の不確定性が生じる。
また、第５図ではレートレデユーサ２５により４
つのメモリ３３〜３６に順番に格納するようにし
たが、レートレデユーサ２５により、より多くの
メモリに分配するようにすれば、参照する過去の
点の数を任意に変えることができる。

このように構成される回路では、Ａ／Ｄ変換器
１１で変換されたデータのレートをレートリデユ
ーサ２５で落してからメモリに書込んだ後コンパ
レータ３７に読み出してフリツプフロツプにセツ
トするまでのサイクルはレートリデユーサ２５で
分周されたサイクルで行われ、シフトレジスタ５
０に移された後に元のクロツクレートでトリガ発
生用のフリツプフロツプにセツトされる。このた
めに、データがサンプリングされてから８クロツ
ク後にレベルシーケンストリガがセツトされるこ
とになり、９データ過去のデータしか利用するこ
とができない。反面、カウンタ４２〜４５の設定
に応じて、回路規模を増大させることなく第１図
の回路よりもさらに遠い過去のデータを容易に読
み出してトリガを設定することができる。

そこで、第１０図に示すように第１図の回路の
一部LST１と第５図の回路の一部LST２を組合
せてLST１のアンドゲート２０から出力される
データとLST２のアンドゲート５９から出力さ
れるデータとをセレクタ６３に入力し、ｍデータ
以前のデータを利用する場合にはLST２の出力
データをフリツプフロツプ２２に出力して２〜
（ｍ−１）のデータを利用する場合にはLST１の
出力データをフリツプフロツプ２２に出力すれば
よい。このように構成することにより、回路規模
を大幅に増大させることなく、広い範囲にわたつ
て所望のデータを利用することができる。

なお、これらの回路ではアナログ入力信号SA
はクロツクCLK１に同期してデジタル信号に変
換されるので、アナログコンパレータ１３の出力
はクロツクCLK１に非同期に発生することにな
り、これらの信号の間にジツタが発生する。従つ
て、クロツクCLK１の立ち上がりとアナログコ
ンパレータ１３の出力の立ち上がりの時間差を測
定して補正することによつて高精度の測定を行う
ことができ、またこの時間差による表示波形のゆ
らぎを解消できる。この様な時間差を測定する回
路の一例を第１１図に示す。この図において、６
４は正弦波発振器であり、その出力はコンパレー
タ６５に入力され、矩形波に変換される。このコ
ンパレータ６５の出力はクロツクCLK１になる。
また正弦波発振器６４の出力はＡ／Ｄ変換器６６
およびバツフア６８を介して移相器６９に入力さ
れる。移相器６８の出力はバツフア６９を介して
Ａ／Ｄ変換器７０に入力される。移送器６８は例
えば遅延素子等で構成され、入力信号の位相を90
度移送させる。またＡ／Ｄ変換器６６，７０はア
ナログコンパレータ１３の出力によつて変換を開
始する。このようにすると、Ａ／Ｄ変換器６６，
７０の出力Ｘ、Ｙおよび測定する時間差ｔの関係
は、 Ｘ＝√（²＋²）sin（ωt） Ｙ＝−√（²＋²）cos（ωt） （ω：正弦波の角周波数） となり、時間差ｔを正確に求めることができる。

また、第５図のアンドゲート５９をオアゲート
に変えると、どれかの参照する過去の点でトリガ
されると表示するようにすることもできる。

さらに、波形を表示する表示部に波形表示と同
時にデジタルコンパレータ３７に設定されている
設定値の範囲および参照する過去の点の不確定性
の範囲を表示するようにすると、より扱いを容易
にすることができる。この場合、最初に過去の参
照点を参照しないようにして表示させ、この表示
された波形を見ながら過去の参照点のトリガ範囲
を設定するようにすると、設定が簡単にできる。

（発明の効果） 以上説明したように、本発明によれば、不規則
波形でも表示波形の重なりを生じることのないデ
ジタルオシロスコープが実現できる。

また、過去の参照点およびその範囲を的確に設
定することによつて例外的な事象でも部分だけを
抜出して正確に捕えることが可能になり、低レー
トの高速等価時間サンプリングにも有効である。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成説明図、
第２図は第１図の動作を説明するタイミングチヤ
ート、第３図は第１図の動作を説明する波形例
図、第４図および第１０図は本発明の他の実施例
を示す構成説明図、第５図は第１０図で用いる他
の回路の具体例を示す構成説明図、第６図〜第９
図は第５図の動作を説明するためのタイミングチ
ヤート、第１１図は時間差測定回路の具体例を示
す構成説明図、第１２図は従来のデジタルオシロ
スコープの一例位を示す構成説明図、第１３図は
第１２図の表示動作を説明する波形例図である。 １０…入力端子、１１…Ａ／Ｄ変換器、１２…
アナログコンパレータ、１５，１６…デジタルコ
ンパレータ、１８…シフトレジスタ、１９…セレ
クタ、１７，２０…アンドゲート、２１…カウン
タ、２２，２３…フリツプフロツプ、２４…時間
軸信号発生部。

Claims (1)

1. 【特許請求の範囲】 １ アナログ信号をデジタル信号に変換するＡ／
   Ｄ変換器と、 このＡ／Ｄ変換器の出力データを格納するメモ
   リと、 前記Ａ／Ｄ変換器の出力データが予め設定され
   た値の範囲にあるかを検出するコンパレータと、 このコンパレータの出力データを順次格納する
   シフトレジスタと、 このシフトレジスタに格納されたデータから所
   望の１データを選択するセレクタと、 前記アナログ信号が所定値になつたことを検出
   する検出部と、 この検出部および前記セレクタの出力によりト
   リガ信号を発生するトリガ信号発生部とを具備
   し、 このトリガ信号により前記メモリに格納された
   データを表示することを特徴とするデジタルオシ
   ロスコープ。