JPH09145798A - タイミング信号発生装置 - Google Patents

Abstract

(57)【要約】 【課題】複雑なパターン発生が可能で、回路規模が縮小
し、小型化、低消費電力化、高信頼性化、ハイコストパ
フォーマンス化に寄与した装置を実現する。 【解決手段】第１のアドレスカウント手段と、タイミン
グデータが予め設定され、第１のアドレスカウント手段
の出力値でアドレスされる記憶手段と、タイミングデー
タに従って遅延パルスを出力する遅延パルス発生手段か
ら成る第１のエッジ発生部と、第２のアドレスカウント
手段と、タイミングデータが予め設定され、第２のアド
レスカウント手段の出力値でアドレスされる記憶手段
と、タイミングデータに従って遅延パルスを出力する遅
延パルス発生手段から成る第２のエッジ発生部と、前記
遅延パルスでエッジがセットあるいはリセットされるパ
ルスを発生する出力パルス発生手段を備える。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタル信号パターン
発生等で任意時間に信号パターンを変化させるためのタ
イミング信号発生装置に関し、さらに詳しくは、例えば
LSI （大規模集積回路）等の半導体回路をテストするた
めのLSI テスタ等に使用して有効なタイミング信号発生
装置に関するものである。

【０００２】

【従来の技術】デジタルLSI 等のテストには、被測定対
象LSI （以下DUT と記す）に任意のデータパターンを入
力して、DUT の出力端子からの出力パターンを期待値パ
ターンと比較するファンクションテストと呼ばれる項目
や、前記パターンの変化エッジを任意の時間に設定し
て、タイミング的な性能を確認するACテストと呼ばれる
項目等がある。

【０００３】これらのテストのパターン発生は、信号の
極性を決定するパターンデータ、信号の形式を決定する
フォーマットデータ等に従ってその変化パターンが決定
され、変化のタイミングをレート周期毎にダイナミック
に、かつ高精度に変更するためにタイミング信号発生装
置が用いられる。

【０００４】図５に従来の代表的なタイミング信号発生
器の構成図を示す。クロック周期分解能の粗い遅延を決
定する粗遅延カウンタ11と、クロック周期以下の微小遅
延を決定するアナログタイミングバーニアー12とからな
る第１のプログラマブル遅延装置１は、第１の時間情報
メモリ（以下RTTCメモリと記す）13から読み出されたタ
イミングデータにより決定される遅延量の信号を、レー
ト信号を起点として出力する。

【０００５】同様の構成の第２のプログラマブル遅延装
置２、第３のプログラマブル遅延装置３、および第４の
プログラマブル遅延装置４は、それぞれ第２のRTTCメモ
リ23、第３のRTTCメモリ33、および第４のRTTCメモリ43
から読み出されたタイミングデータにより決定される遅
延量の信号を、レート信号を起点として出力する。

【０００６】第１のプログラマブル遅延装置１および第
３のプログラマブル遅延装置３の出力はオアゲート５で
論理和されて、フリップフロップ７のセット端子に入力
される。第２のプログラマブル遅延装置２および第４の
プログラマブル遅延装置４の出力はオアゲート６で論理
和されてフリップフロップ７のリセット端子に入力され
る。なお、このフリップフロップはフォーマッター回路
と呼ばれ、前記プログラマブル遅延装置で発生された各
遅延エッジ信号によりセットまたはリセットされて、そ
の出力は最終的に必要とされる所望の出力パターンとし
てドライバー回路に入力される。

【０００７】この従来のタイミング信号発生装置を使用
して、パターンを発生する場合の動作例を図６を参照し
て説明する。RATE AではフォーマットがSBC （指定した
パターンデータ極性の前後位置を反転極性とするフォー
マット）に指定され、パターンデータは"0" である。そ
して、その時のRTTCアドレス"a" で指定された第１、第
２、第３の各RTTCメモリ13、23、33には"ta1" 、"ta2"
、"ta3" という時間が記憶されており、該データが読
み出されて各プログラマブル遅延装置に設定される。

【０００８】レート信号で起動された第１、第２、第３
の各プログラマブル遅延装置１、２、３は時間ta1 ，ta
2 ，ta3 の順に遅延信号を発生し、フリップフロップ７
をこの時間の順にセット->リセット->セットする。よっ
て、フリップフロップ７の出力にはRTTCメモリに記憶さ
れた時間情報で制御された極性"0" のSBC パターンが出
力される。

【０００９】RATE BではフォーマットがSBC で、パター
ンデータは"1" である。そして、その時のRTTCアドレ
ス"b" で指定された第２、第３、第４の各RTTCメモリ2
3、33、43には"tb2" 、"tb3" 、"tb4" という時間が記
憶されている。レート信号で起動された第２、第３、第
４のプログラマブル遅延装置２、３、４は時間tb2 ，tb
3，tb4 の順にフリップフロップ７がリセット->セット-
>リセットされて極性"1"のSBC パターンが出力される。

【００１０】RATE CではフォーマットがDOUBLE（１レー
トに２パターンデータを出力するモード）のRZ（リター
ンゼロ：極性にかかわらず常に指定時間後ロウレベルに
戻すパターン）で、パターンデータは"1,1" である。SB
C の場合と同様の制御で、時間tc1 ，tc2 ，tc3 ，tc4
の順にフリップフロップがセット->リセット->セット->
リセットされて、所望のダブルパターンが出力される。
なお、図示はしないが、各レートでどのエッジを起動す
るかは、レート信号に同期して分配されるパターンデー
タ、フォーマットデータ等をデコードして決定されてい
る。

【００１１】また、ここではパターン発生のみの制御に
ついて述べたが、実際にはドライバーの出力をON/OFF
（アクティブ／ハイインピーダンス切り替え）するため
のタイミング制御や、DUT が出力したデータを任意タイ
ミングでアクイジションするためのコンパレータストロ
ーブタイミング制御等にも同様の回路が使用される。

【００１２】

【発明が解決しようとする課題】ところで、このように
構成された従来のタイミング信号発生装置は、前記内容
で明らかなようにSBC やDOUBLEのような複雑なパターン
発生に対応するために、プログラマブル遅延装置とRTTC
メモリを一つのレート内に必要なエッジ数分だけ複数用
意して並列動作させることにより実現している。前記従
来例の場合は、4エッジ分の回路を有する。

【００１３】さらに、高速なテスタになると構成回路素
子の動作スピードをカバーするために、２相あるいは４
相というようにインタリーブ動作させる場合がある。こ
の場合にはさらに前記回路構成が２倍あるいは４倍必要
となる。しかも、近年主流になりつつあるパーピンアー
キテクチャーテスタでは、各ピン毎に前記構成のタイミ
ング信号発生装置を搭載する必要があり、例えば512 ピ
ンテスタでは、前記回路構成をさらに512 組用意する必
要がある。結局、ピン毎のプログラマブル遅延装置とRT
TCメモリの回路規模が、システム全体ではそのピン数倍
され、テスタシステム全体の物理的大きさ、消費電力、
信頼性、さらにはコストに大きな影響を及ぼす。

【００１４】本発明の目的は、このような点に鑑み、複
雑なパターン発生を可能にしながら、かつタイミング信
号発生装置の回路規模、さらに具体的にはプログラマブ
ル遅延装置とRTTCメモリの必要数量を減らし、テスタの
小型化、低消費電力化、高信頼性化、ハイコストパフォ
ーマンス化に寄与することのできるタイミング信号発生
装置を実現することにある。本発明の他の目的は、回路
規模を減少したにも関わらず、SBC やDOUBLE等はもちろ
ん、さらに複雑なパターン発生をも可能にするタイミン
グ信号発生装置を実現することにある。

【００１５】

【課題を解決するための手段】このような目的を達成す
るために本発明では、初期アドレスがプリセットされ基
準クロックをカウントする第１のアドレスカウント手段
と、出力パルスのセットエッジのタイミングに対応する
タイミングデータが予め設定され、前記第１のアドレス
カウント手段の出力値でアドレスされる記憶手段と、こ
の記憶手段のタイミングデータに従って遅延パルスを出
力する遅延パルス発生手段から成る第１のエッジ発生部
と、初期アドレスがプリセットされ前記基準クロックを
カウントする第２のアドレスカウント手段と、出力パル
スのリセットエッジのタイミングに対応するタイミング
データが予め設定され、前記第２のアドレスカウント手
段の出力値でアドレスされる記憶手段と、この記憶手段
のタイミングデータに従って遅延パルスを出力する遅延
パルス発生手段から成る第２のエッジ発生部と、前記第
１のエッジ発生部から出力される遅延パルスでエッジが
セットされ、前記第２ののエッジ発生部から出力される
遅延パルスでエッジがリセットされるパルスを発生する
出力パルス発生手段を備えたことを特徴とする。

【００１６】

【作用】第１のエッジ発生部においては、記憶手段に設
定されたセットエッジ用の遅延量（タイミングデータ）
に従ったタイミングでセットエッジ用のパルスを発生す
る。他方、第２のエッジ発生部においては、記憶手段に
設定されたリセットエッジ用の遅延量（タイミングデー
タ）に従ったタイミングでリセットエッジ用のパルスを
発生する。前記各記憶手段のタイミングデータ読出し時
のアドレスは、基準クロックをカウントする各アドレス
カウンタから与える。出力パルス発生手段は、第１のエ
ッジ発生部から出力される遅延パルスでエッジがセット
され、前記第２ののエッジ発生部から出力される遅延パ
ルスでエッジがリセットされるパルスを発生する。記憶
手段にセットするタイミングデータ次第で複雑なパター
ンも容易に発生させることができる。

【００１７】

【発明の実施の形態】以下図面を用いて本発明を詳しく
説明する。図１は本発明に係るタイミング信号発生装置
の一実施例を示す構成図であり、ここでは説明を簡潔に
するために１ピン分の回路構成を示す。

【００１８】図１において、７はフリップフロップ、８
はスクランブルメモリ、９は粗遅延カウンタ、100 は第
１のエッジ発生部、200 は第２のエッジ発生部である。
スクランブルメモリ８には、図示しないパターン発生器
から分配されるタイミングセットを決定するためのアド
レス（以下RTTCアドレスと称す）が入力される。スクラ
ンブルメモリ８の出力は第１のエッジ発生部100 と第２
のエッジ発生部200 に接続される。第１のエッジ発生部
100 の出力はフリップフロップ７のセット入力に接続さ
れ、第２のエッジ発生部200 の出力はフリップフロップ
７のリセット入力に接続される。

【００１９】次に第１のエッジ発生部100 の構成につい
て説明する。スクランブルメモリ８の出力はプリセット
カウンタで構成されるアドレスカウンタ101 のデータ入
力に接続される。アドレスカウンタ101 のデータ出力は
RTTCメモリ105 のアドレス端子に接続される。RTTCメモ
リは、例えばタイミングデータ幅が16ビット、後述する
ストップフラグビットが１ビットの計17ビット幅で、深
さは16ワードの構成になっているものとする。

【００２０】RTTCメモリのタイミングデータ上位８ビッ
トはマグニチュードコンパレータ106 の比較入力に接続
され、下位８ビットはフリップフロップ111 を介してデ
ジタル・アナログコンバータ（以下DAC と称する）110
のデジタルデータ入力に接続され、DAC110のアナログ出
力はレベルコンパレータ108 の比較電位入力に入力され
る。

【００２１】前記マグニチュードコンパレータ106 の一
致出力はランプ波形発生器107 に接続されるとともに、
アンドゲート103 の入力に接続される。ランプ波形発生
器107 の出力は前記レベルコンパレータ108 の入力に接
続される。レベルコンパレータ108 の出力はエッジ微分
回路109 を介して前記フリップフロップ７のセット入力
に接続される。

【００２２】なお、ランプ波形発生器107 とレベルコン
パレータ108 とを組み合わせ、レベルコンパレータ108
の比較電位をDAC110により可変することにより、クロッ
ク周期以下の微小遅延を生成するアナログタイミングバ
ーニア112 が形成される。この例では、例えばスパンが
4.0ns ，設定分解能が15.625psのタイミングバーニアと
する。ただし、微小遅延の発生方法は、このようなラン
プ波形発生方式に限定されるものではない。

【００２３】一方、テスタ全体の動作周期を決定するた
め、図示しないレートジェネレータから各ピンに分配さ
れるレート信号は、前記アドレスカウンタ101 のロード
端子と、アンドゲート102 の入力端子、および粗遅延カ
ウンタ９のリセット端子に接続される。周期が4ns の基
準クロック（以下単にクロックという）は粗遅延カウン
タ９のクロック入力に接続されるとともに、アンドゲー
ト102 、103 の入力、およびフリップフロップ111 のク
ロック入力に接続される。

【００２４】またRTTCメモリ105 のストップフラグビッ
ト出力はアンドゲート103 の入力に接続される。アンド
ゲート103 の出力はオアゲート104 を介してアドレスカ
ウンタ101 のクロック入力に接続される。レート信号と
4ns クロックはアンドゲート102 で論理積され、その出
力は前記アンドゲート103 の出力とオアゲート104 で論
理和されてアドレスカウンタ101のクロック端子に接続
される。

【００２５】第２のエッジ発生部200 の構成は前述した
第１のエッジ発生部100 と全く同様の構成要素からな
り、最終出力がフリップフロッ７のリセット端子に接続
されること以外は各要素の接続も同じであるので、構成
要素および接続関係についての説明は省略する。また、
粗遅延カウンタ９のデータ出力は第１のエッジ発生器10
0 および第２のエッジ発生器200 の中のマグニチュード
コンパレータ106 および206 のデータ入力に接続され
る。

【００２６】なお、マグニチュードコンパレータ106 、
フリップフロップ111 、アナログタイミングバーニア11
2 、エッジ微分回路109 から成る部分は、RTTCメモリ10
5 の出力データ（タイミングデータ）に従って遅延パル
スを出力する部分であり、ここでは遅延パルス発生手段
と呼ぶ。

【００２７】このような構成における動作を次に説明す
る。ここでは、一例として図２に示すようなパターン発
生を行う場合の動作を説明する。図２の例は、図中で示
した時間での変化点が５箇所あるパターンである。これ
を、通常のフォーマットの観点で分解してみると、図中
に示すように"1" のRZ波形が２つ、"1" のNRZ （ノンリ
ターンゼロ：設定された極性に反転した後は次のデータ
まで極性を保持するパターン）が１つ、それらが同一レ
ート内で出力されるという複雑なパターン発生である。

【００２８】このようなパターンを発生する場合の、ス
クランブルメモリおよびRTTCメモリの構成と、記憶デー
タの内容を図３に示す。スクランブルメモリの"06"番地
には、RTTCメモリのアドレス（以下、内部アドレスと記
す）を示す"04"が記憶されている。セット側RTTCメモリ
ーの"04"番地から"06"番地へは順次セットするタイミン
グデータ"5.0ns" ，"14.0ns"，"27.0ns"が記憶されてい
るとともに、最後のセット位置である"06"番地にはスト
ップフラグ"0" が立てられている。

【００２９】一方、リセット側RTTCメモリーの"04"番地
から"05"番地へは順次リセットするタイミングデータ"
9.0ns" ，"21.0ns"が記憶されているとともに、最後の
リセット位置である"05"番地にはストップフラグ"0" が
立てられている。

【００３０】次に、図４のタイミングチャートも参照し
て、本実施例の動作を説明する。なお、図４は分かりや
すくするために、セットエッジ側のみの動作を示し、リ
セットエッジ側の動作は省略してある。リセットエッジ
側の動作も同様の動作である。図示しないレートジェネ
レータから各ピンのタイミング信号発生装置に対して、
テストの周期を決定するレート信号が分配される。この
レート信号がタイミング発生装置にとってのトリガ信号
となり、タイミング発生は基本的にこのレート信号を起
点にして行われる。

【００３１】一方、図示しないパターンジェネレータか
らは前記レート信号に同期したRTTCアドレスが各ピンに
分配される。RTTCアドレスはスクランブルメモリ８のア
ドレスとして使用される。スクランブルメモリ８は全ピ
ン共通のRTTCアドレスを、各ピン毎に独立な任意アドレ
スに変換するためのもので、アドレス分配配線数を抑え
ながら、かつテスタ全体のタイミング組み合わせの自由
度を増大させる目的のものである。よって、システムに
要求される条件によっては必ずしも必要ではなく、RTTC
アドレスをダイレクトにアドレスカウンタ101 、201 に
入力する構成でもよい。

【００３２】RTTCアドレスにより"06"番地に指定された
スクランブルメモリ８の内容"04"が、各ピン毎の内部ア
ドレスであり、アドレスカウンタ101 、201 にプリセッ
トデータとして入力される。アドレスカウンタ101 、20
1 は、レート信号がロード端子に入力され、かつアンド
ゲート102 、202 でレート信号と4ns クロックが論理積
されて各クロック端子に入力されるので、レート信号が
ハイレベルの期間のクロックエッジで前記プリセットデ
ータ値"04"にプリセットされる。アドレスカウンタ101
、201 はプリセットされると同時にそのプリセットデ
ータをデータアウト端子に出力し、該出力データはRTTC
メモリ105 、205 の内部アドレスとして使用される。

【００３３】内部アドレスにより指定された"04"番地に
最初に起動すべきエッジのタイミングデータが記憶され
ており、この場合は5.0ns 後にセットエッジを、9.0ns
後にリセットエッジが発生するように、セット側RTTCメ
モリ105 の"04"番地に"5.0ns" ，リセット側RTTCメモリ
205 に"9.0ns" というタイミングデータが記憶されてい
る。

【００３４】なお、実際の遅延発生は、4ns クロックで
動作する粗遅延カウンタ９と微小遅延を作るタイミング
バーニア112 との組み合わせで行われる。よって、例え
ば、T [ns]の遅延を作る場合には、 T / 4 = n ...t (nは整数、ｔは余り） ・・・・(1) でn が粗遅延カウンタのカウント数、t がタイミングバ
ーニアの遅延量となる。T=5.0ns の場合は、n=1,t=1.0n
s である。

【００３５】RTTCメモリ105 、205 から読み出されたタ
イミングデータの上位８ビット（粗遅延データ）がマグ
ニチュードコンパレータ106 、206 の比較入力に設定さ
れ、同下位８ビット（微遅延データ）がタイミングバー
ニア用のDAC110、210 に設定される。なお、微遅延用の
下位８ビットデータはフリップフロップ111 、211 によ
り、クロック周期4ns だけ遅延されてDAC110、210 に設
定される。

【００３６】一方、粗遅延用カウンタ９はレート信号が
ハイレベルの期間の4ns クロックエッジでリセットさ
れ、カウント値がゼロに初期化されてからクロックをカ
ウントし始める。マグニチュードコンパレータ106 は、
このカウント値とセット側粗遅延データ（最初のセット
時間は5.0ns であるから(1) 式よりカウント数n=1 ）の
一致を監視する。またマグニチュードコンパレータ206
は、カウント値とリセット側粗遅延データ（最初のリセ
ット時間は9.0ns であるから(1) 式よりカウント数n=2
）の一致を監視する。

【００３７】カウント値が"1" に達するとマグニチュー
ドコンパレータ106 は一致検出信号を出力し、RTTCメモ
リ105 のストップフラグおよび4ns クロックとアンドゲ
ート103 で論理積されて、もしストップフラグがインア
クティブ（ハイレベル）であればアンドゲート103 は開
いているので、一致検出信号はアドレスカウンター101
のクロックとして入力され、カウント値（内部アドレス
値）は１つインクリメントして"05"となる。

【００３８】一方、マグニチュードコンパレータ106 の
一致検出出力はランプ信号発生器107 のトリガーとな
る。ランプ信号発生器107 が起動した時点では、前記の
通り内部アドレスはインクリメントされているが、ラン
プ信号の比較電位を設定するための微遅延データ（この
場合、最初のセット時間は5.0ns であるから(1) 式より
タイミングバーニア値t=1.0ns ）は、前記のとおりフリ
ップフロップ111 で4ns 遅延させられているので、タイ
ミングバーニアーの最大スパン時間4ns だけは保持され
ている。

【００３９】そして、遅延設定値1.0ns の遅延を生成す
るための比較電位がDAC110から出力され、マグニチュー
ドコンパレータ106 の一致検出が出力されてから1.0ns
後にレベルコンパレータ108 の出力が反転する。レベル
コンパレータ108 の出力エッジは微分回路109 で微分さ
れ、そのパルス幅が制御されて最終的なセットエッジと
して出力される。なお、微分する理由は、フリップフロ
ップ７が短いパターンを出力する際にも、セット信号と
リセット信号が競合することのないようにするためであ
る。

【００４０】以上の動作により、レート信号発生からカ
ウンタで１クロック分、つまり4ns×1クロック=4nsと、
タイミングバーニアーで1.0ns 、合計5.0ns の遅延を有
した第１セットエッジが発生することになる。リセット
エッジを発生させるための第２のエッジ発生部200 も同
様の動作を行い、レート信号発生からカウンタで２クロ
ック分、つまり4ns×2クロック=8nsと、タイミングバー
ニアで1.0ns 、合計9.0ns の遅延を有した第１リセット
エッジが発生することになる。

【００４１】次に、前記のとおり内部アドレスは１つイ
ンクリメントされているので、RTTCメモリ105 の次のア
ドレス"05"番地のタイミングデータ"14.0ns"が読み出さ
れ、第１セットエッジの場合と同様のプロセスで第１の
エッジ発生部100 の各部に設定され、14.0ns後にセット
エッジが発生する。

【００４２】また、同様の動作でアドレスカウンタ101
はインクリメントされ、内部アドレスは"06"番地にな
る。同様にリセット側RTTCメモリ205 の次のアドレス"0
5"番地のタイミングデータ"21.0ns"が読み出され、同様
のプロセスで第２のエッジ発生部200 の各部に設定さ
れ、21.0ns後にリセットエッジが発生する。なお、リセ
ット側のRTTCメモリ205 の"05"番地には、ストップフラ
グがたっており（ストップフラグビット＝"0" ）、これ
によりアンドゲート203 は閉じられるので、マグニチュ
ードコンパレータ206 の次の一致検出が出力されても、
アドレスカウンター201 はインクリメントすることはな
い。よって、リセットエッジを発生するための第２のタ
イミング発生装置200 はRTTCメモリ205 の"05"番地で２
回目のリセットエッジを発生した後は停止状態となる。

【００４３】次にセット側RTTCメモリ105 の次のアドレ
ス"06"番地のタイミングデータ"25.0ns"が読み出され、
同様のプロセスで第１のエッジ発生部の各部に設定さ
れ、25.0ns後にセットエッジが発生する。なお、セット
側のRTTCメモリ105 の"06"番地には、ストップフラグが
立っており（ストップフラグビット＝"0" ）、これによ
りアンドゲート103 は閉じられるので、マグニチュード
コンパレータ106 の次の一致検出が出力されても、アド
レスカウンター101 はインクリメントすることはない。
よって、セットエッジを発生するための第１のタイミン
グ発生装置100 はRTTCメモリ105 の"06"番地で３回目の
セットエッジを発生した後は停止状態となる。

【００４４】このように、外部のRTTCアドレスからスク
ランブルメモリ８を介して内部アドレスが与えられた後
は、エッジを発生する毎にエッジ発生部が自らRTTCメモ
リアドレスをインクリメントし、RTTCメモリのタイムデ
ータに従って時系列にエッジ発生を行っていく。この動
作がRTTCメモリのストップフラグがアクティブ（ロウレ
ベル）になるまで繰り返される。

【００４５】そして、新たなレート信号が入力されて次
のレートが開始されると、アドレスカウンタは新たなRT
TCアドレスで指定された内部アドレス値にプリセットし
直され、粗遅延カウンタもリセットし直される。そし
て、前レートの場合と同様に、プリセットされた内部ア
ドレスで決定されるスタートアドレスから、RTTCメモリ
内のストップフラグで指示されるストップアドレスまで
のタイミングデータを、エッジが発生する毎に順次読み
出し、同一レート内での複数のエッジ発生を、外部から
の制御を必要とせずに時系列に行っていく。

【００４６】なお、本発明の以上の説明は、説明および
例示を目的として特定の好適な実施例を示したに過ぎな
い。したがって本発明はその本質から逸脱せずに多くの
変更、変形をなし得ることは明らかである。

【００４７】

【発明の効果】以上説明したように本発明によれば、外
部からのRTTCアドレスをスタートアドレスとして受け取
ったあとは、同一のプログラマブル遅延装置をRTTCメモ
リの内容に従ってストップフラグが検出されるまで繰り
返し使用する。したがって、セット用と、リセット用の
少なくとも２エッジ分のエッジ発生回路を有するのみ
で、レート内に複数の、具体的にはRTTCメモリ容量分ま
でのエッジを発生することが可能となる。よって、NRZ
，RZはもちろん、SBC ，DOUBLE，さらにはもっと複雑
なパターン発生も、２つのエッジ発生回路のみを有する
タイミング信号発生装置で発生が可能となる。このこと
から、機能を低下させることなくタイミング信号発生装
置の回路規模の大幅な縮小が可能となり、LSI テスタの
小型化、低消費電力化、高信頼性化、ハイコストパフォ
ーマンス化を実現できる。

【図面の簡単な説明】

【図１】本発明に係るタイミング信号発生装置の一実施
例を示す構成図

【図２】発生パターンの一例を示す図

【図３】メモリ構成と記憶内容の一例を示す図

【図４】動作を説明するためのタイミングチャート

【図５】従来のタイミング信号発生装置の一例を示す構
成図

【図６】図５に示す装置を使用してパターンを発生する
場合の動作を説明するためのタイムチャートである。

【符号の説明】

７ フリップフロップ ８ スクランブルメモリ ９ 粗遅延カウンタ 100 第１のエッジ発生部 101,201 アドレスカウンタ 102〜104,202〜204 ゲート 105,205 RTTCメモリ 106,206 マグニチュードコンパレータ 107,207 ランプ信号発生器 108,208 レベルコンパレータ 109,209 エッジ微分回路 110,210 デジタル・アナログコンバータ 111,211 フリップフロップ 112,212 アナログタイミングバーニア 200 第２のエッジ発生部

Claims (1)

【特許請求の範囲】
1. 【請求項１】初期アドレスがプリセットされ基準クロッ
   クをカウントする第１のアドレスカウント手段と、出力
   パルスのセットエッジのタイミングに対応するタイミン
   グデータが予め設定され、前記第１のアドレスカウント
   手段の出力値でアドレスされる記憶手段と、この記憶手
   段のタイミングデータに従って遅延パルスを出力する遅
   延パルス発生手段から成る第１のエッジ発生部と、 初期アドレスがプリセットされ前記基準クロックをカウ
   ントする第２のアドレスカウント手段と、出力パルスの
   リセットエッジのタイミングに対応するタイミングデー
   タが予め設定され、前記第２のアドレスカウント手段の
   出力値でアドレスされる記憶手段と、この記憶手段のタ
   イミングデータに従って遅延パルスを出力する遅延パル
   ス発生手段から成る第２のエッジ発生部と、 前記第１のエッジ発生部から出力される遅延パルスでエ
   ッジがセットされ、前記第２のエッジ発生部から出力さ
   れる遅延パルスでエッジがリセットされるパルスを発生
   する出力パルス発生手段を具備し、設定された遅延量に
   応じたセットエッジおよびリセットエッジを有するタイ
   ミングパルスを発生するタイミング信号発生装置。