JPS604327A - デジタル・パタ−ン発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はビット数（ビット幅）が可変な高速デジタル・
パターンを発生するパターン発生器に関する。

〔発明の背景〕

ランダム・ロジック集積回路（ＩＣ）、ロジック・メモ
リＩＣ等のロジック回路を試験するのにデジタル（ロジ
ック）・パターン発生器を用いている。

従来のパターン発生器の１つは、試験に必要な所定のデ
ジタル・パターンをメモリに記憶し、この記憶したデジ
タル・パターンを順次読出した。

よってパターンの周波数はメモリＩＣの読出し速度に制
限された。ところがロジック回路が複雑になるにしたが
って、非常に多くのパターンを必要とし、またロジック
回路の動作連関が速くなるにしたがって、高速のパター
ンが必要となった。しかし、大容量で高速動作のメモリ
が存在しないため、この従来のパターン発生器Ｃ−より
高速パターンを発生する場合に、小容量かつ高価な高速
メモリを数多く用いる必要があり、パターン発生器全体
が高価かつ大型となった。

これらの欠点を解決した従来のパターン発生器にインタ
リーブ方式を採用したものがある。

これは所定のデジタル・パターンを記憶した複数のメモ
リを、異なる位相で順次読出し１位相に応じて複数のメ
モリからの出力信号を選択している。

よって、最終的なデジタル・パターンの周波数は各メモ
リの読出し周波数よりも高くなり、低速メモリを用いて
高速パターンを発生できる。しかし。

このインタリーブ方式では、低速メモリを用いて更に高
速のデジタル・パターンを発生するには。

メモリの数を増さなければならずパターン発生器が大型
かつ高価となってしまう。また用途に応じて、デジタル
・パターンのヒ゛ノド申品、即らビット数を変更できな
かった。

１発明の目的〕 したがって１本発明の目的は、インタリーブ方式の欠点
を改善し、更に高速でビット数が可変のデジタル・パタ
ーンを発生するデジタル・パターン発生器の提供にある
。

〔発明の概要〕

本発明のデジタル・パターン発生器は、インタリーブ方
式を採用して、所定のデジタル・ノ（ターンを記憶した
第１及び第２メモリの選択した一方から複数ビットの並
列デジタル・パターンを得ている。また、この並列デジ
タル・パターンなシフト・レジスタにロードし、このシ
フト・レジスタを並列人力／直列出力型として動作させ
ることにより、デジタル・パターンを一層高速にしてい
る。更（ニメモリからの並列デジタル・パターンをシフ
ト・レジスタＣ二より並列／直列変換する際に、１回の
ロード動作当り、何回シフト動作をするかく二上ってデ
ジタル・パターンのビット数を制御している。よって、
低速メモリを用いて、インタリーブ方式よりも高速で、
かっビット数が可変のデジタル・パターンが得られる。

〔発明の実施例〕

以下、添付図を参照して本発明の好適な実施例を説明す
る。第１図は本発明の第１実施例のブロック図であり、
第２図は第１図のブロック図の動作を説明するためのタ
イミング図である。第１アドレス・カウンタ１０及び第
２アドレス・カウンタ１２は側口１）手段であるタイミ
ング及び制御回路（以下単に制御回路という）１４から
のクロック信号８１及び７ケ２を夫々計数する。これら
クロック信号ｆｆｌ及び０２の位相は１８０度異ムクて
いるため、アドレス・カウンタ１０及び１２からの第１
及び第２アドレス信号Ａ、Ｔ）１及びＡ、Ｄ２（４ビツ
ト）の位相も１８０度異ムクている。第１メモリ１６及
び第２メモリ１８は夫々所定の４ビ、ト並列デジタル・
パターンを記憶しており、アドレス信号ＡＤＩ及びＡ　
Ｉ）　２　Ｃ１応じて、１８０度位相の異なった４ビツ
トのデジタル・パターン１）Ｔ１及びＤＴ２をマルチプ
レクサ２０（−供給する。このマルチプレクサ２０は制
御回路１４からの制御信号に応じて、デジタル・パター
ンＤＴＩ及びＤＴ２の各々の後半部分を選択し、出力信
号Ｍ　Ｕ　Ｘを発生する。よってマルチプレクサ２０が
デジタル・パターンＤＴＩ及びＤＴ２の各々の後半部分
を選択するまでの前半部分を、メモリ１６及び１８の応
答時間（ア“ドレス４ｉ号を受けてからデジタル・パタ
ーンを発生するまでの時間）に利用でき５ため、低速メ
モリを利用できる。この実施例ではメモリが２個のため
、マルチプレクサ２０の切換周波数はクロック信号ｚ１
及びｚ２の周波数の２部である。ここまでの構成及び動
作は従来のインクリーブ方式と同様である。なお、第１
図において、数字を付した接続線は複数の接続線から成
り、数字が構成する接続線の数を示す。また第２図にお
いて、Ｄ１〜Ｄ１２の各々はデジタル・パターンの各ビ
ットを示し、各ブロックの応答時間も考慮している。

本発明では、マルチプレクサ２０により選択されたメモ
リ１６又は】８からの並列デジタル・パターンＭＵＸを
シフト・レジスタ２２に供給している。この実施例では
デジタル・パターンＭＵＸが４ビツトなので、シフト・
レジスタ２２を４個のフリップ・フロップＦ１〜Ｆ　４
等から構成し、その並列出力を出力端子２４〜３０に接
続する。

出力デジタル・パターンが１ビツトの場合は、出力端子
２４を用い、マルチプレクサ２０がメモリ１６及び１８
を切換える間にシフト・レジスタ２２は３回のシフトを
行なってデジタル・パターンＳ／Ｒ１を発生する。即ち
、制御回路】４の制御により、マルチプレクサ２０がメ
モリ１６を選択すると、シフト・レジスタ２２は・１ビ
ツト・パターンＭＬＩＸ　（Ｄ　１〜１〕４）をロード
する子２４に１〕１が発生する。次にシフト・レジスタ
２２が順次シフト動作をすることにより出力端子２４に
Ｄ２、Ｄ３及びＤ４が順次発生する。よって、シフト・
レジスタ２２の動作周波数はマルチプレクサ２０の切換
周波数の４倍（ＭＵＸが４ビットだから）、即ちクロッ
ク周波数げ１及び６２の８倍であり、４クロツクで１動
作ザイクル（第１クロック時にロード動作、第２〜第４
クロツク時にシフト動作）となる。マルチプレクサ２０
がメモリ１８を選択すると、ＭＵＸはＩ）　５〜１）８
となり、シフト・レジスタ２２はＭｊＪＸをロード後、
シフト動作を行ない、出力端子２４に１）５〜Ｄ８を順
次出力する。以後、」一連の動作を繰返す。よって端子
２４のデジタル・パターンのビット数はＭＵＸの４分の
１となるが、その周波数はＭＵＸの４倍となる。また、
このデジタル・パターンのビット長はメモリ１６及び１
８の全記憶容量まで拡張できる。

出力デジタル・パターンが２ビツトの場合は、出力端子
２４及び２８を用い、マルチプレクサ２０がメモリ１６
及び１８を切換える間にシフト・レジスタは１回のシフ
トを行なって、端子２４及び２８にデジタル・パターン
Ｓ／Ｒ２及びＳ／Ｒ３を夫々発生する。即ち、シフト・
レジスタ２２の動作周波数はクロック周波数ｙ１及び０
２の４倍であり、第１クロック時にロード動作を行ない
第２クロック時（ニンフト動作を行なう２クロック１動
作サイクルとなる。よって出力デジタル・パターンの周
波数はＭＵＸの２倍になる。

出力デジタル・ビットが４ビツトの場合。

シフト・レジスタ２２は、マルチプレクサ２ｏの切換（
二同期したロード動作のみを行ない、単なるバッファと
して作用する。よって、出力端子２４〜３０に発生する
デジタル・パターンはＭＵＸと同じである。なお、マル
チプレクサ２０及びシフト・レジスタ２２の制御信号は
各前段における応答時間を考慮しである点に留意された
い。したがって１本発明によればインクリーブ方式より
もデジタル・パターンは高速となり、かりピント数（幅
）を容易に制御できる。

第３図は本発明の第２実施例のブロック図である。タイ
ミング及び制御回路（制御手段）１４は、バス（データ
線、アドレス線、制御線を含む）３２により発振周波数
の制６１１ｊされるクロック発生器３４、このクロック
発生器３４がらのクロック信号を分周する２分の１分周
器３６．３８及び４０．シフト・レジスタ２２のロード
動作及びシフト動作を制御するカウンタ４２．バス３２
の制御信号をランチしてカウンタ／Ｉ２のプリセット端
子Ｐに供給するラッテ回路４４を含んでいる。

なお、バス３２にはマイクロプロセツサの如き中央処理
装置（ＣＰＵ）５２、制御プログラム等を記憶したリー
ド・オンリ・メモリ（ＲＯＭ）５４゜一時記憶回路とし
て働くランダム・アクセス・メモＪ’（ＲＡＭ）５６．
種々の制御入力するキーボード５８を接続しており、上
述のクロック周波数もキーボード５８（二より制御され
る。またカウンタ４２のキャリ・アウトＣがそのロード
端子りに接続しているので、キャリ・アウトの発生周期
もキーボード５８により制御できる。

アドレス・カウンタ１０は分周器４０の出力信号を計数
して、計数出力をアドレス信号（４ビツト）としてラッ
チ回路４６及び４８（二供給する。一方、カウンタ１０
のキャリ・アウトＣをそのロード端子りに供給１．てい
るので、キャリ・アウトが発生する毎にラッテ回路５ｏ
の出力信号（４ビツト）をラッチする。よって、カウン
タ１゜の発生するアドレス信号の範囲をキーボード５８
により制御できる。分周器３８の出力信号は遅延回路６
０を介して差動出力ゲート６２に供給し。

その非反転出力信号をノア・ゲート６４及び６６（二、
また反転出力信号をノア・ゲート６８（二供給する。ノ
ア・ゲート６４はノア・ゲート６６及び６８の遅延時間
を補償する単なるインバータとして作用し、ラッチ回路
４６のラッチ動作を制御する。ノア・ゲート６６及び６
８はバス３２からの制御信号ＣＩ及びＣ２を夫々受け、
それらの出力信号はワイヤード・オアされ、ラッチ回路
４８のラッチ動作を制御する。増幅器６２の出力クロッ
ク周波数はカウンタ１０の入カクロノク周波数の２倍な
ので、制御信号Ｃ１及びＣ２が夫々「高−１及び「低」
とすると、ラッチ回路４６及び４８は−ｈカウンタ０の
出力信号をＩｓｏ＋ｘの位相差でラッチする。よって、
１８０度の位相差を有するアドレス信壮を発生できる。

また制御４ｒｊ号Ｃ１及びＣ２が夫々［低」及び「高」
の場合、ラッチ回路４６及び４８はカウンタ１０からの
アドレス信号を同時にラッチする。なお、遅延装置６０
はラッチ回路４６及び４８（二おけるカウンタ１０の出
力信号及びラッチ信号のタイミングを調整する。

メモリ１６及び１８はアドレス端子Ａにラッチ回路４６
及び４８からの４ビツト・アドレス信号を夫々受け、人
力データ端子【（ニバス３２からの４ビツト・データを
受け、４ｉｉ込み／続出し制御端子Ｗ／Ｒにバス３２か
らの書込み／続出し制御信号を受け、イネーブル端子Ｅ
に分周器３８の出力信５Ｊをイイ・−プル信号として受
ける。遅延装置７０はメモリ１６及び１８（二供給され
るアドレス信号どイイ・−プル信号とのタイミングを調
整し、インバータ７２はメモリ１６及び１８がアドレス
漬け（二同期して交Ｕ１゛にイネーブルされるようにす
る。メモリ１６及び１８の４ビツト・デジタル・パター
ンはワイヤード・オアされて、シフト・レジスタ２２（
二供給される。このシフト・レジスタ２２はロード・ン
フト制御端子Ｌ　／　Ｓ　＋ニタイミング調整用遅延装
置７４を介してカウンタ４２のキャリ・アウトＣを受け
、クロック端子にタイミング調整用遅延装置７６を介し
てクロック発生器３４の出力クロックを受ける。第３図
の実施例では第１図の実施例と異なり、アドレス・カウ
ンタが１個であり、またメモリ１６及び１８の出力側に
マルチプレクサが配置されていない点（マルチプレクサ
を用いる代り（ニメモリ１６及び１８を交互にイネーブ
ルしている。）に留意されたい。

メモリ１６及び１８にキーボード５８の制御に応じた所
定パターンを記憶させる（二は、これらメモリな也込み
モードとし、パス３２からのクロック信号な分周器３８
の出力側にワイヤード・オア結合を介して供給する。パ
ス３２からの２クロツク毎にカウンタ１０がアドレス信
号を変化し、メモリ１６及び１８は１クロツク角にイネ
ーブルされる。よって、１クロツク毎にパス３２からデ
ジタル・データをメモリ１６及び１８に供給すれはよい
。

メモリ１６及び１８（−記憶したデジタル・パターンを
出力するには、これらメモリを読出しモードとし、制御
信号Ｃ１及びＣ２を「高」及び「低」とする。またキー
ボード５８によりｌビット出力か、２ビツト出力か又は
４ビツト出力かを選択する。１ビツト出力の場合、ＣＩ
）　Ｕ　５２はラッチ４４（二１をロードするので、カ
ウンタ４２はクロック発生器３４からのクロック信号が
４ザイクル毎（ニパルスを発生し、ロートイ。１号とし
てシフト・レジスタ２２（二供給する。２ビツト出力及
び４ビツト出力の場合は、夫々２及び４をラッチ４４に
ロードし、クロック信号の２ザイクル及び１サイクル毎
（二ロード信号をシフＩ・・レジスタ２２（二供給する
。その他の動作は第１図の実施例と同様である。なお、
ラッチ回路４６及び４８に供給するラッチ信号及びメモ
リ１６及び１８へのイイ・−プル信号は、クロック発生
器３４のクロック信号を分周したものなので、仮えクロ
ック周波数を変化させてクロック信−号の衝撃係数（デ
ーティ・ファクタ）が５０チ以外に変化しても、制御ａ
１］信号Ｃ１及びＣ２が「高」及び「低」の場合、ラッ
チ回路及びメモリの動作は常に１８０度の位相差となる
。

この実施例では、自己診断を行なうために。

オーブン・コレクタ型式の比較器７８及び８０、パス３
２からの制御信号に応じて比較器７８及び８０の反転入
力端（ニしきい値レベルを供給する回路８２を含んでい
る。比較器７８の非反転入力端を出力端子２４に接続し
、比較器７８及び８０の出力端を抵抗器及びパス３２に
共通接続する。メモリ１６及び１８の内容を検査するに
は、パターン発生器を１ビツト出力モードにし、比較器
７８に最適なしきい値を加える。また比較器８０のしき
い値ＩＣｔ、Ｃ性。８０の出力段トランジスタが常にオ
フ状態（−なるようにする。よって出力端子２４のロシ
ア・り状態のみがパヌ３２を介してＣＰＵ５２により診
断される。メモリ１６及び１８の出力信号の合計は８ビ
ツト（二もかかわらず、１ケ所のみから構台信号を取出
すのみで、こ」ｔらメモリの全内容を診断できる点に留
意されたい。この診断の際には、所定規則の繰返しパタ
ーン、例えば「１」、「０」の繰返しパターンをメモリ
に記・１．へさせ、それらの出力が所定規則に従ってい
るか否かにより診断を行なう。また所定パターンをメモ
リ１６及び１８．並びにＲＡＭ５６に記憶させ、それら
の記憶内容を比較してもよい。比較器８０の非反転入力
端はカウンタ１０等、他の適当な回路に接続し、その部
分の診断を行なうのに刊１［１する。

〔発明の効果〕

−上述の如く本発明によれば、インタリーブ方式よりも
出力デジタル・パターンを高速にできると共（−１出力
デジタル・パターンのビット数（幅）を容易に可変でき
る。

〔実施例の変更〕

本発明の好心な実施例（二ついて上述１．だが。

当業者には本発明の要旨を逸脱することなく種々の変更
が可能なことが理解できよう。例えば、第３図において
、メモリ１６．１８及びシフト・レジスタ２２を含むパ
ターン発生部８４を複数個設け、これらをｒｌｉ−のタ
イミング及び制御回路１４により制御してデジタル・パ
ターンのビット数を増やしてもよい。またこの際、各パ
ターン発生部８４のシフト・レジスタ２２の上位用カビ
ノド（へ４ＳＢ）を次のパターン発生部のシフト・レジ
スタの下位入力ピノ）　（Ｌ　Ｓ　Ｂ　）−二接続して
もよい。更（二、メモリやシフト・レジスタのビット数
は任意でよいし、メモリにはＲＡＭ等が利用できる。

【図面の簡単な説明】

第１図は本発明の第１実施例のブロック図、第２図は第
１図のブロック図の動作を説明するためのタイミング図
、第３図は本発明の第２実施例のブロック図である。 ）４：制御手段　１６．】８：メモリ ２２：シフト・レジスタ 特許用１ｔｆ１人：ソ二一・テクトロニクス株式会社Ａ
ＤＩ △Ｄ２ ＴＩ ０丁２ ＩＪＸ 馳Ｉ Ｓ水２ 録３

Claims (1)

【特許請求の範囲】
1. 所定のデジタル・パターンを記憶した第１及び第２メモ
   リと、該第１及び第２メモリの選択した一方から複数ビ
   ットの並列デジタル・パターンが供給されるシフト・レ
   ジスタと、該シフト・レジスタのロード動作及びシフト
   動作を制御する制御手段とを具え、上記シフト・レジス
   タからのデジタル・パターンのビット数を制１ｆＮｌす
   ることを特徴どするデジタル・パターン発生器。