JPS60187870A - 半導体集積論理回路 - Google Patents
半導体集積論理回路Info
- Publication number
- JPS60187870A JPS60187870A JP59044414A JP4441484A JPS60187870A JP S60187870 A JPS60187870 A JP S60187870A JP 59044414 A JP59044414 A JP 59044414A JP 4441484 A JP4441484 A JP 4441484A JP S60187870 A JPS60187870 A JP S60187870A
- Authority
- JP
- Japan
- Prior art keywords
- test
- output
- terminal
- input terminal
- mode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明祉半導体集積論理回路に関し、特に内部に試験回
路を有する半導体集積論理回路に関する。
路を有する半導体集積論理回路に関する。
（従来技術）
集積回路の試験方法は集積回路技術の進歩に伴ない極め
て重要な意味を有するものとなりつつある。特に近年、
集積回路の大規模化傾向は顕著であり、完成した集積回
路の機能を十分に又、短時間に試験できるか否かは製品
の機能保証の信頼性に関わるだけでなく、製品コストに
直接反映されるため、集積回路メーカーにとっても見過
し難い問題となっている。又、大規模集積回路では端子
数も増大するため、試験用端子はできるだけ少なく抑え
る必要がある。
て重要な意味を有するものとなりつつある。特に近年、
集積回路の大規模化傾向は顕著であり、完成した集積回
路の機能を十分に又、短時間に試験できるか否かは製品
の機能保証の信頼性に関わるだけでなく、製品コストに
直接反映されるため、集積回路メーカーにとっても見過
し難い問題となっている。又、大規模集積回路では端子
数も増大するため、試験用端子はできるだけ少なく抑え
る必要がある。
従来１例えば多段カウンタを分割して、試験する場合１
分割数の増加に伴い、外部端子として必要な試験用端子
が増大するため、所望の論理に割当て可能な信号数が減
少したり、単純に端子を増加させれば、チア１寸法が大
きくなる等の問題があった。
分割数の増加に伴い、外部端子として必要な試験用端子
が増大するため、所望の論理に割当て可能な信号数が減
少したり、単純に端子を増加させれば、チア１寸法が大
きくなる等の問題があった。
第１図は従来の論理回路の一例のブロック図である。
ス 内部論理ｉ路はカウンタＣ１〜Ｃ３から成る多段カウン
タで構成されている。この論理回路の試験を行うために
、セレクタ８１−８３を接続する。
ス 内部論理ｉ路はカウンタＣ１〜Ｃ３から成る多段カウン
タで構成されている。この論理回路の試験を行うために
、セレクタ８１−８３を接続する。
入力端子１よりクロック信号を入力する。セレクタ制御
端子２，３からセレクタ制御信号を入力してセレクタ８
１．８２を制御し、入力端子１より入るクロック信号を
選択する。同時にセレクタ制御端子５．６でセレクタＳ
３を制御して、カウンタＣ１，Ｃ２，Ｃ３の各出力を選
択する。
端子２，３からセレクタ制御信号を入力してセレクタ８
１．８２を制御し、入力端子１より入るクロック信号を
選択する。同時にセレクタ制御端子５．６でセレクタＳ
３を制御して、カウンタＣ１，Ｃ２，Ｃ３の各出力を選
択する。
上記のような試験方法では、試験されるカウンタの段数
が増えれば、実使用状態では使用しないピン（この例で
はセレクタ制御端子２，３，５，６）がカウンタの段数
に応じて増加する。つまり試験のためだけにビン数を増
やすことになる。
が増えれば、実使用状態では使用しないピン（この例で
はセレクタ制御端子２，３，５，６）がカウンタの段数
に応じて増加する。つまり試験のためだけにビン数を増
やすことになる。
このように従来の半導体集積論理回路では、外部端子数
を一定にしようとすると、試験用端子数が増加すれば、
所望の論理に割当て可能な信号数が減少し、逆に試験用
端子数と論理信号用端子数を確保しようとすると外部端
子総数が増加し、また半導体チップ数も増大させるとい
う欠点があった。
を一定にしようとすると、試験用端子数が増加すれば、
所望の論理に割当て可能な信号数が減少し、逆に試験用
端子数と論理信号用端子数を確保しようとすると外部端
子総数が増加し、また半導体チップ数も増大させるとい
う欠点があった。
（発明の目的）
本発明の目的は、上記欠点を除去し、試験用端子数を１
個設けるのみで、少ないテスト・パターンで内部論理回
路の試験を行うことのできる試験回路を内蔵する半導体
集積論理回路を提供することに、ある。
個設けるのみで、少ないテスト・パターンで内部論理回
路の試験を行うことのできる試験回路を内蔵する半導体
集積論理回路を提供することに、ある。
（発明の構成）
本発明の半導体集積論理回路は、複数の回路から成り、
複数の出力端を有する内部論理回路と。
複数の出力端を有する内部論理回路と。
複数の並列出力端を有するシフトレジスタと、データ及
びクロックを前記シフトレジスタに入力する２個の双方
向ゲートと、前記内部論理回路の各々の出力を各々入力
とし前記シフトレジスタの出力を制御信号として入力し
３値の出力レベルをとり得る複数個の論理ゲートを有す
る試験回路と、通常使用モードかテストモートかを設定
する信号を入力する試験用端子と、該試験用端子に入力
される前記信号を前記レジスタを介して入力し通常使用
モードかテストそ一ドかを選択するセレクタとを含んで
構成される。
びクロックを前記シフトレジスタに入力する２個の双方
向ゲートと、前記内部論理回路の各々の出力を各々入力
とし前記シフトレジスタの出力を制御信号として入力し
３値の出力レベルをとり得る複数個の論理ゲートを有す
る試験回路と、通常使用モードかテストモートかを設定
する信号を入力する試験用端子と、該試験用端子に入力
される前記信号を前記レジスタを介して入力し通常使用
モードかテストそ一ドかを選択するセレクタとを含んで
構成される。
（実施例）
次に、この発明の実施例について図面を用いて説明する
。
。
第２図は本発明の一実施例のブロック図である。
この実施例でＦｉ複数個が３個の場合として説明する。
この実施例は３個のカウンタＣ１〜Ｃ３を有する内部論
理回路１１と、３個の並列出力端Ｑｌ −ＱＳを有する
シフトレジスタ１３と、データ及びクロックをシフトレ
ジスタ１３に入力する２個の双方向グー）１４．１５と
、内部論理回路１１の各々の出力を各々入力としシフト
レジスタ１３の出力端Ｑ□〜Ｑ３からの出力を制御信号
として入力し３値の出力レベルをとり得る３個の論理グ
ー）Ｂｌ〜Ｂ３を有する試験回路１２と、通常使用モー
ドかテストモードかを設定する信号を入力する試験用端
子９と、この試験用端子９に入力される前記信号を前記
レジスタ１３を介して入力し通常使用モードかテストモ
ードかを選択するセレクタ８１〜Ｓ３とを含んで構成さ
れる。尚ｌはカウンタＣ１〜Ｃ３にクロックパルスを入
力するための入力端子、４は出力端子、７はデータ入力
端子、８はクロック入力端子である。
理回路１１と、３個の並列出力端Ｑｌ −ＱＳを有する
シフトレジスタ１３と、データ及びクロックをシフトレ
ジスタ１３に入力する２個の双方向グー）１４．１５と
、内部論理回路１１の各々の出力を各々入力としシフト
レジスタ１３の出力端Ｑ□〜Ｑ３からの出力を制御信号
として入力し３値の出力レベルをとり得る３個の論理グ
ー）Ｂｌ〜Ｂ３を有する試験回路１２と、通常使用モー
ドかテストモードかを設定する信号を入力する試験用端
子９と、この試験用端子９に入力される前記信号を前記
レジスタ１３を介して入力し通常使用モードかテストモ
ードかを選択するセレクタ８１〜Ｓ３とを含んで構成さ
れる。尚ｌはカウンタＣ１〜Ｃ３にクロックパルスを入
力するための入力端子、４は出力端子、７はデータ入力
端子、８はクロック入力端子である。
次に、この実施例の動作について説明する。まず１通常
動作モードについて説明する。
動作モードについて説明する。
第３図は第２図に示す実施例の通常動作モードでの動作
時の信号のタイミング図である。
時の信号のタイミング図である。
通常動作モードでは試験用端子９に高レベル信号を入力
し、シフトレジスタ１３をクリアする。
し、シフトレジスタ１３をクリアする。
これによりシフトレジスタ１３の出力端Ｑｌ、Ｑ２、Ｑ
Ｓからの出力値は低レベルである。入力端子１には通常
のクロックが入力されている。セレクタ８１．８２は低
レベル信号が入力されることにより通常動作モードであ
ることを判別し、カウンタの出力を選択する。同時にシ
フトレジスタ１３の出力け３ステートバッファＢｌ、Ｂ
２ＫＵ直接に、Ｂ３にはナントゲートを介して入力入し
ているので３ステートバッファＢ１．Ｂ２は高インピー
ダンス状態（二戯を第３図ではＺで示す）に、３ステー
トバツフアＢ３はイネーブル状態にすると共にデータ入
力端子７とクロック入力端子８を出カモ−・ドにする。
Ｓからの出力値は低レベルである。入力端子１には通常
のクロックが入力されている。セレクタ８１．８２は低
レベル信号が入力されることにより通常動作モードであ
ることを判別し、カウンタの出力を選択する。同時にシ
フトレジスタ１３の出力け３ステートバッファＢｌ、Ｂ
２ＫＵ直接に、Ｂ３にはナントゲートを介して入力入し
ているので３ステートバッファＢ１．Ｂ２は高インピー
ダンス状態（二戯を第３図ではＺで示す）に、３ステー
トバツフアＢ３はイネーブル状態にすると共にデータ入
力端子７とクロック入力端子８を出カモ−・ドにする。
これにより通常のデータの流れが可能になる。この状態
でカウンタＣ３の出力が出力端子６に出力される。
でカウンタＣ３の出力が出力端子６に出力される。
次に、テストモードについて説明する。
第４図は第２図に示す実施例のテストモードでの動作時
の信号のタイミング図である。
の信号のタイミング図である。
テストモードでは、試験用端子９に低レベル信号を入力
して低レベルにする。これによりデータ入力端子７．ク
ロック入力端子８は入カモ−・ドとなる。データ入力端
子７からはシフトレジスタ用のデータパルスが入力され
、クロック入力端子８からはシフトレジスタ用のクロッ
クパルスが入力される。例えば、シフトレジスタ１３の
Ｑｌのビットが高レベルになったとすると、３ステート
ノ（ッファＢｌがイネーブルになり、３ステーレ（ツフ
ァＢ２ 、Ｂ３が高インピーダンスになり、カウンタＣ
１の出力が出力端子６に出力される。もちろん、この時
、入力端子１からのクロックはセレクタ８１．８２によ
りカウンタＣ２、Ｃ３へ入力するのを止められる。この
モードの試験が終るとシフトレジスタ１３にデータ入力
端子７かもシリアルデータが入力され、クロック入力端
子８からクロックが入力され、カウンタＣ２，Ｃ３の試
験を順次行なう。
して低レベルにする。これによりデータ入力端子７．ク
ロック入力端子８は入カモ−・ドとなる。データ入力端
子７からはシフトレジスタ用のデータパルスが入力され
、クロック入力端子８からはシフトレジスタ用のクロッ
クパルスが入力される。例えば、シフトレジスタ１３の
Ｑｌのビットが高レベルになったとすると、３ステート
ノ（ッファＢｌがイネーブルになり、３ステーレ（ツフ
ァＢ２ 、Ｂ３が高インピーダンスになり、カウンタＣ
１の出力が出力端子６に出力される。もちろん、この時
、入力端子１からのクロックはセレクタ８１．８２によ
りカウンタＣ２、Ｃ３へ入力するのを止められる。この
モードの試験が終るとシフトレジスタ１３にデータ入力
端子７かもシリアルデータが入力され、クロック入力端
子８からクロックが入力され、カウンタＣ２，Ｃ３の試
験を順次行なう。
以上のようにして、試験用端子を１個増やすだけで、か
つ非常に少ないテストパターン数で内部論理回路の試験
を行うことができる。
つ非常に少ないテストパターン数で内部論理回路の試験
を行うことができる。
（発明の効果）
以上詳細に説明したように、本発明によれば、内部論理
回路が複雑になっても外部端子としては試験用端子を１
個増すだけで済み、非常に少な（・テストパターン数で
試験することのできる試験回路を内蔵する半導体集潰論
理回路を得ることができる。
回路が複雑になっても外部端子としては試験用端子を１
個増すだけで済み、非常に少な（・テストパターン数で
試験することのできる試験回路を内蔵する半導体集潰論
理回路を得ることができる。
第１図は従来の論理回路の一例のブロック図。
第２図は本発明の一実施例のブロック図、第３図は第２
図に示す実施例の通常使用モードでの動作時の信号のタ
イミング図、第４図は第２図に示す実施例のテストモー
ドでの動作時の信号のタイミング図である。 １・・・・・・入力端子、２，３・・・・・・セレクタ
制御端子、４・・・・・・出力端子、５，６・・・・・
・セレクタ制御端子、７・・・・・・データ入力端子、
８・・・Ｖ・クロック入力端子。 ９・・・・・・試験用端子、１１・・・・・・内部論理
回路、１２・・・・・・試験回路、１３・・・・・・シ
フトレジスタ、１４゜１５・・・・・・双方向ゲート、
Ｂ ｌ ｅ Ｂ ２ ｔ Ｂ３・・・・・・３ステート
・バッフ、、Ｃ１，Ｃ２，Ｃ３・・・・・・カラ：／夕
、８１．８２．８３・・・・・・セレクタ。 第１ 図
図に示す実施例の通常使用モードでの動作時の信号のタ
イミング図、第４図は第２図に示す実施例のテストモー
ドでの動作時の信号のタイミング図である。 １・・・・・・入力端子、２，３・・・・・・セレクタ
制御端子、４・・・・・・出力端子、５，６・・・・・
・セレクタ制御端子、７・・・・・・データ入力端子、
８・・・Ｖ・クロック入力端子。 ９・・・・・・試験用端子、１１・・・・・・内部論理
回路、１２・・・・・・試験回路、１３・・・・・・シ
フトレジスタ、１４゜１５・・・・・・双方向ゲート、
Ｂ ｌ ｅ Ｂ ２ ｔ Ｂ３・・・・・・３ステート
・バッフ、、Ｃ１，Ｃ２，Ｃ３・・・・・・カラ：／夕
、８１．８２．８３・・・・・・セレクタ。 第１ 図
Claims (1)
- 複数の回路から成り複数の出力端を有する内部論理回路
と、複数の並列出力端を有するシフトレジスタと、デー
タ及びクロックを前記シフトレジスタに入力する２個の
双方向ゲートと、前記内部論理回路の各々の出力を各々
入力とし前記シフトレジスタの出力を制御信号として入
力し３値の出力レベルをとり得る複数個の論理ゲートを
有する試験回路と、通常使用モードかテストモードかを
設゛定する信号を入力する試験用端子と、該試験用端子
に入力される前記信号を前記レジスタを介して入力し通
常使用モードかテストモードかを選択するセレクタとを
含むことを特徴とする半導体集積論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044414A JPS60187870A (ja) | 1984-03-08 | 1984-03-08 | 半導体集積論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59044414A JPS60187870A (ja) | 1984-03-08 | 1984-03-08 | 半導体集積論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60187870A true JPS60187870A (ja) | 1985-09-25 |
Family
ID=12690839
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59044414A Pending JPS60187870A (ja) | 1984-03-08 | 1984-03-08 | 半導体集積論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60187870A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314477A (ja) * | 1987-06-17 | 1988-12-22 | Mitsubishi Electric Corp | 集積論理回路装置 |
| JPH08248099A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | Ｌｓｉ内部状態確認回路 |
-
1984
- 1984-03-08 JP JP59044414A patent/JPS60187870A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314477A (ja) * | 1987-06-17 | 1988-12-22 | Mitsubishi Electric Corp | 集積論理回路装置 |
| JPH08248099A (ja) * | 1995-03-10 | 1996-09-27 | Nec Corp | Ｌｓｉ内部状態確認回路 |
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