JPH08213895A

JPH08213895A - 信号タイミング調整回路

Info

Publication number: JPH08213895A
Application number: JP7020188A
Authority: JP
Inventors: Tamotsu Yoshiki; 保吉木
Original assignee: Kawasaki Steel Corp
Current assignee: JFE Steel Corp
Priority date: 1995-02-08
Filing date: 1995-02-08
Publication date: 1996-08-20

Abstract

(57)【要約】【目的】複数の信号間のタイミング関係を、より容易
に調整する。【構成】マルチプレクサ１３は、Ｄ型フリップフロッ
プ１２に記憶される情報に基づき、タイミング被調整信
号ＮＩに対して遅延回路１１を挿入するか否か切替え、
信号のタイミングを調整する。このような個別タイミン
グ調整部１０を複数の信号に設けることで、その信号間
のタイミング調整が可能となる。又、複数の個別タイミ
ング調整部１０の前記Ｄ型フリップフロップ１２に対し
て、シフトレジスタとして構成されるＤ型フリップフロ
ップ１４にて、信号タイミング調整の際に外部からビッ
トシフトデータを入力し、前記Ｄ型フリップフロップ１
２の設定が可能となる。遅延時間の設定に要する入力端
子の数を低減することも可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばＬＳＩ（large
scale integrated circuit）等の半導体集積回路の入力
回路や内部回路等に利用するのに好適な、複数の信号間
における各論理状態の変化の順序の微妙な変動による内
部回路の誤動作を防止することが可能な信号入力タイミ
ング調整回路に関する。

【０００２】

【従来の技術】ＬＳＩ等の半導体集積回路に作り込まれ
る論理回路は、組合せ回路と、順序回路とに大別するこ
とができる。この組合せ回路は、現在の入力のみで所定
の論理演算を行い、該論理演算結果を出力する。一方、
前記順序回路は、出力を現在の入力のみでは定めず、入
力やその順序回路の過去の履歴に依存して定める。この
ため、前記順序回路は、その入力の過去の履歴や当該順
序回路の過去の履歴を記憶する手段、即ちフリップフロ
ップやラッチを備えている。

【０００３】又、このような順序回路にあって、複数の
フリップフロップを共通のクロック信号で同期して動作
させるものもある。このようなものは同期式順序回路等
と呼ばれ、広く用いられている。又、この同期式順序回
路は非同期の順序回路に比べ、タイミング設計等が容易
である等の利点を有している。

【０００４】しかしながら、ＬＳＩ等の半導体集積回路
の入力回路、あるいはその外部回路において、複数の信
号間での各論理状態の変化の順序の、微妙な相互の前後
関係の変化によって、例えば、その内部回路中の前述の
ような同期式順序回路で誤動作を生じてしまうことがあ
る。

【０００５】例えば、ある一方の信号が他方の信号と同
時期に発生、あるいは極微少時間だけ先に発生すること
を前提とした回路があって、何らかの条件の相違で、こ
の信号の発生順序が入替わって前提の順序と異なってし
まうことがある。

【０００６】例えば、所定のテスタ装置を用い、実際の
ＬＳＩに対してその入出力ピンからテストパターンを入
力しながら動作をテストする場合と、該ＬＳＩの製造以
前にシミュレーションにてテストした場合とで種々の動
作条件の変化が生じてしまうと、ＬＳＩに入力される複
数の信号間の論理状態の変化の順序が、実ＬＳＩの場合
とシュミレーションの場合とで入替わってしまうことが
ある。

【０００７】又、実際のＬＳＩにテストパターンを入力
しながらテストする際、テストパターンを発生するテス
タ装置の、ＬＳＩへと入力する信号のタイミングのばら
つき（以降、テスタスキューと称する）が、例えば±
１．５nsとすると、テストパターンとしてＬＳＩに入力
される複数の信号間では、最大、（１．５＋１．５＝３
nＳ）のばらつきが生じてしまう恐れがある。

【０００８】このため、３ nＳの時間間隔以内で接近し
た複数の信号間では、種々のテスト条件に変化によっ
て、各論理状態の変化の順序が入替わってしまう恐れが
ある。又、ＬＳＩの入出力ピンへ信号を入力するために
用いるプローブの浮遊容量の変化等によって、このよう
な論理状態の変化の順序が入替わってしまう恐れがあ
る。

【０００９】このように信号の発生順序や、論理状態の
変化の順序の入替わりが発生した場合、その信号間の時
間差が極微少時間であっても、回路に誤動作を生じてし
まうことがある。

【００１０】図７は、従来からのフリップフロップを用
いた同期式順序回路の一例を示す回路図である。この図
７では、合計５個のＤ型フリップフロツプＦＦ１〜ＦＦ
５が用いられている。

【００１１】これらフリップフロップＦＦ１〜ＦＦ５
は、それぞれのデータ入力Ｄ及びそれぞれのデータ出力
Ｑに関して直列接続されている。又、Ｄ型フリップロフ
ップＦＦ１のデータ入力Ｄには、データ入力信号ＩＤが
入力されている。又、前記Ｄ型フリップフロップＦＦ５
のデータ出力Ｑからは、データ出力信号ＯＤが出力され
ている。

【００１２】又、前記Ｄ型フリップフロップＦＦ１、Ｆ
Ｆ２及びＦＦ５には、それぞれのクロック入力ＣＫへク
ロック信号ＣＫa が入力されている。又、前記フリップ
フロップＦＦ３及びＦＦ４のそれぞれのクロック入力Ｃ
Ｋへ、クロック信号ＣＫb が入力されている。

【００１３】この図７に示される回路にあって、前記ク
ロック信号ＣＫa の立上がりと、前記クロック信号ＣＫ
b の立上がりとが同一タイミングとなることを前提とし
て動作させる場合が考えられる。

【００１４】しかしながら、例えばこれらクロック信号
ＣＫa 及びＣＫb を前述のようなテスタでそのＬＳＩの
外部から独立して入力する場合、例えば前述のようなテ
スタスキューによって、これらクロック信号ＣＫa とＣ
Ｋb の立上がりタイミングが前提と異なってしまう恐れ
がある。この場合、各Ｄ型フリップフロップＦＦ１〜Ｆ
Ｆ５へ、それぞれのクロック入力ＣＫの信号の立上がり
にて取込まれ、保持されるデータが、前提のタイミング
の場合に対して異なってしまい、誤動作が発生する恐れ
がある。

【００１５】又、前述のような同期式順序回路におい
て、例えば図８に示される論理回路や図９に示される論
理回路等でも、テスタスキューによる誤動作が生じてし
まう場合がある。例えば図８に示される回路では、組合
せ回路群２９Ｃから出力され、Ｄ型フリップフロップ１
８Ｅの入力Ｄへ入力される信号に対する、別のＤ型フリ
ップフロップ１８Ｆを経て前記Ｄ型フリップフロップ１
８Ｅのクロック入力ＣＫへ入力されるクロック信号に関
するテスタスキューである。あるいは、図９のように入
力に対して比較的直接接続されている回路でも同様であ
る。例えば、この図９に示される回路にあって、前述し
たようなテスタスキューを原因とし、Ｄ型フリツプフロ
ップ１８Ｇが誤動作してしまうことがある。

【００１６】又、テスタスキュー以外にも、クロックス
キューのばらつきや、自動配置・配線ツールで配線した
結果で配線負荷が予想以上に大きい場合に生じるタイミ
ングエラーでも、誤動作してしまうことがある。

【００１７】このような様子は、例えば図１０のタイム
チャートを用いて説明できる。この図１０に示される入
力信号ＳＩは、実線で示されるＨ状態や破線で示される
Ｌ状態が、クロック信号ＣＫの立上がり、即ち時刻ｔ3
にて読み込まれる。このとき、該時刻ｔ3 に対して、前
記入力信号ＳＩの論理状態が変化する時刻ｔ1 あるいは
時刻ｔ2 までの時間、即ち前記図１０に図示される時間
Ｔ１あるいはＴ２が余裕時間となる。即ち、前記入力信
号ＳＩや前記クロック信号ＣＫのタイミングの変動に対
する余裕時間となり、これが長ければ、タイミングマー
ジンが高くなる。

【００１８】例えば図１１において、前記入力信号ＳＩ
を取り込むタイミングは、希望するデータを正確に読み
取るためのタイミングマージンという観点では、前記ク
ロック信号ＣＫa による場合が最も最適である。

【００１９】一方、前記クロック信号ＣＫa の立上がり
のタイミングが早くなり、この図１１に示されるクロッ
ク信号ＣＫb のようになってしまうと、前記図１０の前
記時間Ｔ１が短くなってしまい、前記入力信号ＳＩを取
り込む際のセットアップタイムが短くなってしまい、タ
イミングマージンが低下してしまう。あるいは、前記ク
ロック信号ＣＫa の立上がりのタイミングが遅れてしま
い、前記図１１に示されるクロック信号ＣＫc のように
なってしまっても、前記図１０に示される前記時間Ｔ２
が短くなってしまい、ホールドタイムが短縮されてしま
い、タイミングマージンが低下してしまう。必要なセッ
トアップタイムやホールドタイムが確保できなくなって
しまうと、ノイズ等により前記入力信号ＳＩの正しい論
理状態を読み出すことができなくなってしまい、セット
アップタイミングエラーやホールドタイミングエラーが
発生してしまう恐れがある。

【００２０】以上説明したような信号のタイミングに関
する不具合をより容易に解決するため、特開昭６３−７
８６１１では、内部回路に対するクロック配線のうち最
大負荷効果をもつ配線を基準とし、該最大負荷効果に比
較して許容値以上負荷効果が小さなクロック配線に追加
ゲートを配線接続して、各クロック配線の負荷効果を許
容値内に収めるようにしている。これによって、前述の
追加ゲートと称するものを用いることで、実際のパター
ン設計時に生じる配線長あるいはゲート容量等の差のた
めに生じてしまうクロックスキューを解消ないしは低減
することができる。

【００２１】又、特開平１−２６１０１８では、クロッ
ク入力信号を少しずつ遅延させた複数の遅延信号の生成
回路、及びこれら複数の遅延信号の選択回路とを設ける
ことで、任意の遅延時間を得ることができる。これによ
って、ＬＳＩの製造ばらつき等に起因するクロックスキ
ューの微調整を行うことができ、しかもクロックスキュ
ー調整のためのＬＳＩの外部負荷回路を減らすことがで
きる。

【００２２】又、特開平４−１０５４１３では、直列に
接続された複数個のディレイ素子と、前記ディレイ素子
の各中間出力信号を入力して１つの信号を選択して出力
するための選択部と、該選択部の選択信号の設定制御を
行うためのメモリ又はレジスタとを１チップ上に備える
ことで、前記メモリ又はレジスタへ設定する値によっ
て、所望数の前記ディレイ素子のみを追加した信号を得
ることができ、任意長の遅延時間の信号を設定すること
ができる。従って、製造上、遅延時間にばらつきが生じ
たとしてもこれを解消することが可能である。

【００２３】

【発明が達成しようとする課題】しかしながら、前記特
開昭６３−７８６１１では、前記追加ゲートの接続の有
無にて遅延時間を調整するものであり、ＬＳＩ製造後に
遅延時間を調整することは非常に困難である。又、前記
特開平１−２６１０１８では、遅延時間の設定を例えば
ジャンパ設定を適宜変更する必要があり、例えばＬＳＩ
等では製造後に設定変更をすることは非常に困難であ
る。

【００２４】又、特開平４−１０５４１３では、遅延時
間の調整を行う各信号毎に、シフトレジスタ値設定用シ
リアルデータＳＩ及びシフトレジスタ値設定用クロック
ＳＣＫを入力するための端子を設ける必要がある。従っ
て、例えば複数の信号間でのタイミング調整を行う場合
等、複数の信号の遅延を調整し得るようにするために
は、多数の入力端子を必要としてしまうという問題があ
る。

【００２５】本発明は、前記従来の問題点を解決するべ
くなされたもので、複数の信号間における各論理状態の
変化の順序の微妙な変動による内部回路の誤動作を防止
することができる信号タイミング調整回路を提供するこ
とを目的とする。

【００２６】

【課題を解決するための手段】本発明は、タイミング被
調整信号を遅延させた遅延信号を出力する遅延回路と、
前記タイミング被調整信号、又は前記遅延信号の選択を
示す情報を記憶するタイミング情報記憶素子と、該タイ
ミング情報記憶素子に記憶される情報に従って、前記タ
イミング被調整信号又は前記遅延信号を選択するマルチ
プレクサと、を含む個別タイミング調整部を複数備える
と共に、信号タイミング調整の際に、これに伴って外部
からビットシフトデータを入力可能な、複数の設定値記
憶素子で構成される設定値用シフトレジスタを備え、前
記設定値記憶素子に記憶されるビットデータにて、前記
タイミング情報記憶素子に記憶する情報を設定するよう
にしたことにより、前記課題を達成したものである。

【００２７】又、前記信号タイミング調整回路におい
て、複数の前記個別タイミング調整部の前記タイミング
情報記憶素子を前記設定値記憶素子としても用い、複数
の該タイミング情報記憶素子によって、前記設定値用シ
フトレジスタを構成するようにしたことにより、前記課
題を達成すると共に、前記タイミング情報記憶素子を前
記設定値記憶素子としても用いることで、用いる回路素
子の減少を図ったものである。

【００２８】又、前記信号タイミング調整回路におい
て、信号タイミング調整の際に、これに伴って外部から
ビットシフトデータを入力可能な、複数の制御用記憶素
子で構成される制御用シフトレジスタと、マトリックス
状に配置される複数の前記タイミング情報記憶素子に対
応して敷設される複数のワード線及び複数のビット線と
を備え、前記制御用シフトレジスタに保持されるデータ
に従って複数の前記ワード線の択一選択を行い、且つ、
前記設定値用シフトレジスタに保持されるデータを複数
の前記ビット線に入力することによって、複数の前記タ
イミング情報記憶素子に対してランダムアクセスし、該
タイミング情報記憶素子に記憶する情報を設定するよう
にしたことにより、前記課題を達成すると共に、多数の
前記個別タイミング調整部を備えた場合にも、それぞれ
の個別タイミング調整部が有する前記タイミング情報記
憶素子の情報の設定を、外部からより容易に又能率良く
行えるようにしたものである。

【００２９】

【作用】図１は、本発明の要旨を示す論理回路図であ
る。

【００３０】まず、本発明にあっては、複数のもの同士
の間で相互のタイミングを調整する対象となるタイミン
グ被調整信号毎に、個別タイミング調整部１０を備えて
いる。従って、該個別タイミング調整部１０は複数備え
られている。

【００３１】なお、該個別タイミング調整部１０にあっ
て、入力側の前記タイミング被調整信号をＮＩとし、タ
イミングが調整された後の出力側をＮＯとする。ここで
該個別タイミング調整部１０は、遅延回路１１と、タイ
ミング情報記憶素子１２と、マルチプレクサ１３とによ
り構成される。

【００３２】まず、前記遅延回路１１は、前記タイミン
グ被調整信号１１で遅延させた前記タイミング被調整信
号ＮＯを出力する。又、前記タイミング情報記憶素子１
２は、前記タイミング被調整信号ＮＩ又はＮＯの選択を
示す情報を記憶する。前記マルチプレクサ１３は、該タ
イミング情報記憶素子１２に記憶される情報に従って、
前記タイミング被調整信号ＮＩ又はＮＯを選択する。

【００３３】このような個別タイミング調整部１０に対
して、本発明にあっては、信号タイミング調整の際に、
これに伴って外部からビットシフトデータを入力可能
な、複数の設定値記憶素子１４で構成される設定値用シ
フトレジスタが備えられている。

【００３４】特に、このように前記設定値用シフトレジ
スタを構成する際、この図１の前記設定値記憶素子１４
のＳＩは前段のもののＳＯに接続され、該設定値記憶素
子１４のＳＯは後段のもののＳＩに接続される。又、前
記設定値用シフトレジスタにおけるビットシフトデータ
のシフトは、例えば外部から入力されるクロック信号Ｃ
Ｋ１に従って行われる。又、前記設定値記憶素子１４へ
所望の論理状態が設定された後、外部からクロック信号
ＣＫ３を入力することで、当該設定値記憶素子１４のビ
ットデータを前記タイミング情報記憶素子１２へ取込む
ことが可能である。

【００３５】このように前記個別タイミング調整部１０
の前記タイミング情報記憶素子１２に記憶する情報の設
定は、前記設定値記憶素子１４に記憶するビットデータ
にて行う。又、該設定値記憶素子１４に記憶するビット
データは、当該設定値記憶素子１４を複数でシフトレジ
スタ（設定値用シフトレジスタ）として動作させ、外部
からビットシフトデータを順次入力しながら行う。

【００３６】従って、本発明によれば、前記タイミング
情報記憶素子１２に記憶される情報に基づき、前記マル
チプレクサ１３を切替えることで、前記タイミング被調
整信号ＮＩ、あるいはこれを遅延させた前記遅延回路１
１が出力する信号のいずれか一方を選択することができ
る。このような選択によって、遅延時間の選択が可能で
あり、複数の信号間でのタイミング調整が可能である。
又、複数の前記タイミング情報記憶素子１２に対する設
定は、基本的には外部からビットシフトデータを順次入
力することで行うことが可能であり、外部に対する入力
端子の数を抑えることが可能である。

【００３７】なお、本発明にあって、複数の前記個別タ
イミング調整部１０に対する前記設定値用シフトレジス
タの構成を具体的に限定するものではない。

【００３８】例えば、後述する本発明の第１実施例にあ
っては、前記タイミング情報記憶素子１２を、前記設定
値用シフトレジスタを構成する前記設定値記憶素子１４
としても用い、前記設定値用シフトレジスタを構成して
いる。従って、この場合、前記設定値記憶素子１４を省
くことができ、用いる回路素子の減少を図ることが可能
である。

【００３９】又、後述する本発明の第２実施例にあって
は、前記設定値用シフトレジスタを用いながら、更に制
御用シフトレジスタをも備え、又マトリックス状に配置
される複数の前記タイミング情報記憶素子に対応して敷
設される複数のワード線及び複数のビット線を備えるよ
うにしている。これによって、多数の前記タイミング情
報記憶素子に対する設定を、能率良く行くうことが可能
である。

【００４０】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００４１】図２は、本発明が適用された信号タイミン
グ調整回路の第１実施例を備えたＬＳＩの入力回路の回
路図である。

【００４２】この図２において、本第２実施例は、入力
端子Ｉ１〜Ｉｎ〜及び入力バッファ２２を経て内部論理
回路２９Ａに、ＬＳＩ外部から入力される各信号経路に
適用されている。ここで、入力信号Ｉ１〜Ｉｎの数をｎ
とすれば、信号タイミング調整回路１０Ａは合計ｎ個で
ある。又、この図２にあって本発明のタイミング被調整
信号は、前記入力バッファ２２を経て入力される前記入
力信号Ｉ１〜Ｉｎであり、これら入力信号Ｉ１〜Ｉｎ間
での信号のタイミングの調整がなされる。

【００４３】この図２において、前記信号タイミング調
整回路１０Ａの入力ＤＩには、タイミングが調整され
る、前記入力信号Ｉ１〜Ｉｎが入力される。又、出力Ｄ
Ｏからは、タイミングが調整された後の信号が内部論理
回路２９Ａへ出力される。又、複数の前記信号タイミン
グ調整回路１０Ａにあって、個々の入力ＳＩ及び出力Ｓ
Ｏは相互にカスケード接続され、内蔵するＤ型フリップ
フロップ１２Ａ（タイミング情報記憶素子として用いら
れるもの）がシフトレジスタとして構成される。

【００４４】なお、このカスケード接続の最も前段の前
記信号タイミング調整回路１０Ａの前記入力ＳＩには、
入力端子ＳＤＩ及び入力バッファ２２を経て、外部から
ビットシフトデータが入力される。更に、このようにカ
スケード接続された全ての前記信号タイミング調整回路
１０Ａの個々のクロック入力ＣＫには、入力端子ＣＫＩ
及び入力バッファ２２を経て入力される、シフトクロッ
ク信号ＣＫＩが入力されている。

【００４５】図３は、前記第１実施例の信号タイミング
調整回路の内部回路の回路図である。

【００４６】この図３にあって、前記図２に示した前記
信号タイミング調整回路１０Ａは、複数のバッファゲー
ト２３で構成される遅延回路１１Ａと、タイミング情報
記憶素子として用いられるＤ型フリップフロップ１２Ａ
と、２入力マルチプレクサ１３Ａとにより構成される。

【００４７】前記遅延回路１１Ａの信号遅延時間は、直
列に接続されている前記バッファゲート２３の個数によ
って設定されている。

【００４８】又、前記Ｄ型フリップフロップ１２Ａは、
前記入力ＳＩ及び前記出力ＳＯの相互接続によって、他
のタイミング調整回路１０Ａのものと共に、シフトレジ
スタとして構成され、特に前記設定値用シフトレジスタ
として構成される。本実施例にあっては、該Ｄ型フリッ
プフロップ１２Ａは、前記タイミング情報記憶素子とし
て用いられると共に、前記設定値記憶素子としても用い
られている。又、前記設定値用シフトレジスタとして動
作する場合、クロック入力ＣＫの立上がり毎に、記憶さ
れるビットシフトデータが順次１ビットずつシフトされ
る。

【００４９】前記マルチプレクサ１３Ａは、入力Ｓへ入
力される前記Ｄ型フリップフロップ１２Ａの出力に応じ
て、入力０又は入力１のいずれか一方を選択する。前記
入力Ｓへ“０”が入力されている場合、前記入力０を選
択し、前記遅延回路１１Ａにて遅延されていない信号を
前記出力Ｕから出力する。一方、該マルチプレクサ１３
Ａは、前記入力Ｓに“１”が入力されている場合、前記
入力１を選択し、前記遅延回路１１Ａにて遅延された信
号を出力する。

【００５０】以上説明したとおり、本第１実施例の入力
回路にあっては、複数の前記信号タイミング調整回路１
０Ａの前記Ｄ型フリップフロップ１２Ａをシフトレジス
タ（設定値用シフトレジスタ）として動作させ、ＬＳＩ
外部からビットシフトデータを入力して、前記マルチプ
レクサ１３Ａの選択の設定に関する情報を記憶させるこ
とができる。これによって、前記入力Ｉ１〜Ｉｎの相互
のタイミングを調整することが可能である。又、このよ
うなタイミング調整の際の設定は、前記入力端子ＳＤＩ
及びＣＫＩを用いて行われるため、新たに追加される入
力端子数が極僅かである。

【００５１】又、本実施例では、前述のようなテスタス
キューによる動作タイミングの調整をも行うことができ
る。例えばＬＳＩテスタを用いたＬＳＩ製品の良品／不
良品判定に際し、テスタスキューを原因とする不良が見
出された場合、前記入力端子ＳＤＩ及びＣＫＩを用いて
前記入力信号Ｉ１〜Ｉｎ間の信号のタイミング調整を行
えばよい。

【００５２】なお、本第２実施例については、特に入力
回路のみに適用することに限定されるものではない。即
ち、前記図３に示した信号タイミング調整回路を、内部
回路の信号の遅延時間の調整に用いることも可能であ
る。

【００５３】図４は、本発明が適用された信号タイミン
グ調整回路の第２実施例を備えるＬＳＩ内部の主要回路
の回路図である。

【００５４】この図４にあって、まず、合計４個の、制
御用記憶素子として用いられるＤ型フリップフロップ４
２にて、制御用シフトレジスタが構成される。この制御
用シフトレジスタでは、ＬＳＩ外部から入力されるクロ
ック信号ＣＫ１の立上がり毎に、ＬＳＩ外部から順次入
力されるビットシフトデータＳＣＩが順次シフトされ
る。又、これらＤ型フリップフロップ４２の出力Ｑに
は、それぞれワード線Ｗ１〜Ｗ４が接続されている。

【００５５】又、合計５個の、前記設定値記憶素子とし
て用いられるＤ型フリップフロップ４３によって、設定
値用シフトレジスタが構成される。この設定値用シフト
レジスタでは、ＬＳＩ外部から入力されるクロック信号
ＣＫ２の立上がり毎に、ＬＳＩ外部から入力されるビッ
トシフトデータＳＤＩが順次シフトされる。又、これら
Ｄ型フリップフロップ４３の出力Ｑには、それぞれビッ
ト線Ｂ１〜Ｂ５が接続されている。

【００５６】又、本実施例にあっては、前記ワード線Ｗ
１〜Ｗ４と前記ビット線Ｂ１〜Ｂ５の全ての交点、即ち
この図４で符号Ｐで示される全ての個所に、本発明が適
用される個別タイミング調整部が設けられている。

【００５７】図５は、本第２実施例に用いられる前記個
別タイミング調整部の回路図である。

【００５８】この図５に示される個別タイミング調整部
１０Ｂは、前記図４の符号Ｐ毎に設けられるものであ
り、遅延回路１１Ｂと、Ｄ型ラッチ１２Ｂと、マルチプ
レクサ１３Ａとにより構成されている。

【００５９】ここで、該Ｄ型ラッチ１２Ｂは、入力ＣＫ
が“１”の期間、入力Ｄに入力される論理状態を随時取
込み（この取込む状態を、以降、スルーモードと呼
ぶ）、これに応じて出力Ｑの論理状態が変化する。又、
該Ｄ型ラッチ１２Ｂは、クロック入力ＣＫが“０”の場
合、該クロック入力ＣＫの立下がり時の入力Ｄの論理状
態を保持（この保持する状態を、以降、ラッチモードと
呼ぶ）し、該論理状態を出力Ｑから出力する。

【００６０】又、該個別タイミング調整回路１０Ｂは、
信号ＮＩのタイミング調整を行い、調整後の信号ＮＯを
出力する。本実施例において、又本発明においてもこれ
に限定されるものではないが、この図５では、該個別タ
イミング調整部１０Ｂが、一例としてＤ型フリップフロ
ップ１８のクロック入力ＣＫへ入力される信号のタイミ
ング調整に用いられている。

【００６１】本実施例において、前記個別タイミング調
整部１０Ｂに対する遅延時間の設定は、ＬＳＩの外部か
ら対応する入力端子へ、ビットシフトデータＳＣＩ及び
クロック信号ＣＫ１を入力しながら、又、ビットシフト
データＳＤＩ及びクロック信号ＣＫ２を入力しながら行
う。以下、本第２実施例における信号タイミング調整の
際の遅延時間の設定方法を手順の順に説明する。

【００６２】（１）まず、前記ビットシフトデータＳＣ
Ｉ及びＳＤＩの初期状態、又前記クロック信号ＣＫ１及
びＣＫ２の初期状態として、いずれも“０”を設定す
る。

【００６３】（２）次に、前記ビットシフトデータＳＣ
Ｉを“１”とする。

【００６４】（３）更に前記クロック信号ＣＫ１を
“１”とする。すると、“１”の前記ビットシフトデー
タＳＣＩは前記ワード線Ｗ１が接続される第１の前記Ｄ
型フリップフロップ４２へ取込まれ、該ワード線Ｗ１が
“１”となる。これに伴って、該ワード線Ｗ１に接続さ
れる合計５個の前記個別タイミング調整部１０Ｂの内蔵
する前記Ｄ型ラッチ１２Ｂのクロック入力ＣＫが“１”
となり、対応するビット線Ｂ１〜Ｂ５の論理状態を、ス
ルーモードとなっている該Ｄ型ラッチ１２Ｂは取込む。

【００６５】（４）“１”となっているいずれかの前記
ワード線Ｗ１〜Ｗ４に対応する合計５個の前記Ｄ型ラッ
チ１２Ｂに対して遅延時間の設定を行うべく、前記クロ
ック信号ＣＫ２に対して順次パルス信号を入力しなが
ら、前記ビットシフトデータＳＤＩを順次入力してい
く。合計５個のパルス信号を入力することで、合計５個
の前記Ｄ型フリップフロップ４３へ所望のビットデータ
の設定がなされる。

【００６６】（５）前記ビットシフトデータ信号ＳＣＩ
を“０”とし、前記クロック信号ＣＫ１を“０”とす
る。

【００６７】（６）続いて前記クロック信号ＣＫ１を
“１”とする。すると、第１の前記Ｄ型フリップフロッ
プ４２には“０”が取込まれ、又、前記ワード線Ｗ２に
対応する第２の前記Ｄ型フリップフロップ４２には
“１”が取込まれる。これによって、前記ワード線Ｗ２
は“１”となり、これに接続される前記個別タイミング
調整部１０Ｂの前記Ｄ型ラッチ１２Ｂはスルーモードと
なる。なお、前記ワード線Ｗ１に接続される前記Ｄ型フ
リップフロップ１２Ｂについては、全てラッチモードと
なる。

【００６８】（７）上記（４）〜（６）の手順を繰返す
ことで、マトリックス状に配置された前記個別タイミン
グ調整部１０Ｂの前記Ｄ型ラッチ１２Ｂに対して、上段
から順次、遅延時間に関する情報の設定が行われる。

【００６９】（８）全ての前記個別タイミング調整部１
０Ｂの前記Ｄ型ラッチ１２Ｂに対して遅延時間の設定が
終了された後に、前記ビットシフトデータ信号ＳＤＩ及
びＳＣＩ、又前記クロック信号ＣＫ１及びＣＫ２を全て
“０”とする。なお、この段階では、前記制御用シフト
レジスタを構成する前記Ｄ型フリップフロップ４２には
“０”が保持され、前記個別タイミング調整部１０Ｂの
前記Ｄ型ラッチ１２Ｂの論理状態は固定される。

【００７０】このように、本第２実施例によれば、前記
ビットシフトデータ信号ＳＣＩ及びＳＤＩ、又前記クロ
ック信号ＣＫ１及びＣＫ２の、僅か４つの信号を用い、
全ての前記個別タイミング調整部１０Ｂの前記Ｄ型ラッ
チ１２Ｂの設定を行うことができる。これによって、前
記信号ＮＩから得られる前記信号ＮＯの経路に前記遅延
回路１１Ｂを挿入するか否か設定することができ、該信
号ＮＯの前記信号ＮＩに対する遅延時間を調節すること
ができる。

【００７１】特に、各ワード線Ｗ１〜Ｗ４に接続される
前記Ｄ型ラッチ１２Ｂに記憶されるビットデータのパタ
ーンが、隣接するワード線Ｗ１〜Ｗ４間で同一であれ
ば、前記Ｄ型フリップフロップ４３により構成される前
記設定値用シフトレジスタへのビットデータの設定を省
略でき、前記ビットシフトデータ信号ＳＣＩ及び前記ク
ロック信号ＣＫ１の入力だけで遅延時間の設定を行うこ
とができるため、能率的である。

【００７２】例えば、全ての前記個別タイミング調整部
１０Ｂの前記Ｄ型ラッチ１２Ｂに対して“０”を設定す
る場合がある。この場合には、一旦、全てのＤ型フリッ
プフロップ４３へ“０”を書込んだ後に、前記ビットシ
フトデータ信号ＳＣＩ及び前記クロック信号ＣＫ１によ
って、前記制御用シフトレジスタの前記Ｄ型フリップフ
ロップ４２に記憶される“１”を順次シフトさせるだけ
でよい。

【００７３】図６は、前記第２実施例の適用される一例
を示す回路図である。

【００７４】この図６において、Ｄ型フリップフロップ
１８Ａ〜１８Ｄは、前記図５に示す前記Ｄ型フリップフ
ロップ１８に相当する。ここで、前記Ｄ型フリップフロ
ップ１８Ｃにあってセットアップタイミングエラーが発
生してしまったとする。この場合、前記図１０の前記時
間Ｔ１に相当する時間を延長すればよく、このためには
前記Ｄ型フリップフロップ１８Ｃのクロック入力ＣＫへ
入力される信号を遅延させればよい。即ち、該Ｄ型フリ
ップフロップ１８Ｃに入力されるクロック信号の遅延時
間を、前記個別タイミング調整部１０Ｂの設定を変える
ことで延長すればよい。

【００７５】ここで、本第２実施例にあっては、前記個
別タイミング調整部１０Ｂで調整可能なタイミングは、
前記遅延回路１１Ｂの有無にて調整できる範囲であり、
比較的小さな遅延時間の範囲である。一般に、ＬＳＩの
製造時には、ほとんどのタイミング調整がなされている
ものと考える。従って、ＬＳＩ製造後に本第２実施例を
適用してなされるタイミング調整は極微小な遅延時間の
調整と考えることができる。従って、本実施例のような
遅延時間の調整範囲であっても、製造されたＬＳＩの不
良をより多く抑えることができ、設計工程における後戻
りをより効果的に防ぐことができ、ＴＡＴ（turn aroun
d time）及び製造コストの削減を図ることが可能であ
る。

【００７６】

【発明の効果】以上説明したとおり、本発明によれば、
複数の信号間における各論理状態の変化の順序の微妙な
変動による内部回路の誤動作を防止することができる信
号タイミング調整回路を提供することができるという優
れた効果を得ることができる。

【００７７】例えば、入力回路や内部回路におけるＤ型
フリップフロップ周辺にて本発明を適用した場合、当該
Ｄ型フリップフロップに関するセットアップタイミング
エラーや、ホールドタイミングエラー等を削減すること
ができる。例えば前記図１０の前記時間Ｔ１に相当する
時間が短くなってセットアップタイミングエラーが発生
してしまった場合、本発明を適用して、前記入力信号Ｓ
Ｉのタイミングに対して前記クロック信号ＣＫのタイミ
ングを遅延させてやればよい。あるいは、前記図１０の
前記時間Ｔ２に相当する時間が短くなってホールドタイ
ミングエラーが発生してしまった場合、前記クロック信
号ＣＫのタイミングに対して前記入力信号ＳＩのタイミ
ングを、本発明を適用して遅延させてやればよい。

【図面の簡単な説明】

【図１】本発明の要旨を示す論理回路図

【図２】本発明が適用される信号タイミング調整回路の
第１実施例を備えるＬＳＩの入力部の回路図

【図３】前記第１実施例に用いられる個別タイミング調
整部の回路図

【図４】本発明が適用される信号タイミング調整回路の
第２実施例を備えるＬＳＩの要部の回路図

【図５】前記第２実施例の個別タイミング調整部及びそ
の周辺の回路図

【図６】前記第２実施例の適用例を示す回路図

【図７】従来からのフリップフロップを用いた回路の一
例を示す回路図

【図８】従来からのＤ型フリップフロップを用いた入力
部の組合せ回路群を含む回路図

【図９】従来からのＤ型フリップフロップを含む入力部
の回路図

【図１０】Ｄ型フリップフロップ等でのセットアップタ
イミングあるいはホールドタイミングを示すタイムチャ
ート

【図１１】Ｄ型フリップフロップにおいて入力信号を取
込むためのいくつかのクロック信号のタイミング例を示
すタイムチャート

【符号の説明】

１０、１０Ａ、１０Ｂ…個別タイミング調整部１１、１１Ａ、１１Ｂ…遅延回路１２…タイミング情報記憶素子１２Ａ…Ｄ型フリップフロップ（タイミング情報記憶素
子とされるもの）１２Ｂ…Ｄ型ラッチ（タイミング情報記憶素子とされる
もの）１３、１３Ａ、１３Ｂ…マルチプレクサ１４…設定値記憶素子２２、２３…バッファゲート２９Ａ、２９Ｂ…内部論理回路２９Ｃ…組合せ回路群１８、１８Ａ〜１８Ｇ、ＦＦ１〜ＦＦ５…Ｄ型フリップ
フロップ４２…Ｄ型フリップフロップ（制御用記憶素子とされる
もの）４３…Ｄ型フリップフロップ（設定値記憶素子とされる
もの）ＮＩ、ＮＯ…タイミング被調整信号ＣＫ、ＣＫ１〜ＣＫ３、ＣＫａ、ＣＫｂ…クロック信号ＳＣＩ、ＳＤＩ…ビットシフトデータ信号Ｗ１〜Ｗｎ〜Ｗ４…ワード線Ｂ１〜Ｂｎ〜Ｂ５…ビット線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 5/00 5/13 19/003 ＺＧ０６Ｆ 1/04 ３１２ＡＨ０３Ｋ 5/00 Ｋ

Claims

【特許請求の範囲】

【請求項１】タイミング被調整信号を遅延させた遅延信
号を出力する遅延回路と、前記タイミング被調整信号、又は前記遅延信号の選択を
示す情報を記憶するタイミング情報記憶素子と、該タイミング情報記憶素子に記憶される情報に従って、
前記タイミング被調整信号又は前記遅延信号を選択する
マルチプレクサと、を含む個別タイミング調整部を複数備えると共に、信号タイミング調整の際に、これに伴って外部からビッ
トシフトデータを入力可能な、複数の設定値記憶素子で
構成される設定値用シフトレジスタを備え、前記設定値記憶素子に記憶されるビットデータにて、前
記タイミング情報記憶素子に記憶する情報を設定するよ
うにしたことを特徴とする信号タイミング調整回路。
【請求項２】請求項１において、複数の前記個別タイミング調整部の前記タイミング情報
記憶素子を前記設定値記憶素子としても用い、複数の該タイミング情報記憶素子によって、前記設定値
用シフトレジスタを構成するようにしたことを特徴とす
る信号タイミング調整回路。
【請求項３】請求項１において、信号タイミング調整の際に、これに伴って外部からビッ
トシフトデータを入力可能な、複数の制御用記憶素子で
構成される制御用シフトレジスタと、マトリックス状に配置される複数の前記タイミング情報
記憶素子に対応して敷設される複数のワード線及び複数
のビット線とを備え、前記制御用シフトレジスタに保持されるデータに従って
複数の前記ワード線の択一選択を行い、且つ、前記設定
値用シフトレジスタに保持されるデータを複数の前記ビ
ット線に入力することによって、複数の前記タイミング
情報記憶素子に対してランダムアクセスし、該タイミン
グ情報記憶素子に記憶する情報を設定するようにしたこ
とを特徴とする信号タイミング調整回路。