JPS61217839A - スキヤン方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスキャン方式、とくに半導体集積回路等の論理
装置を試験するときくこの論理装置内部の７リツプ７０
ツブの内容を外部から書込みあるいは外部に読出して試
験するためのスキャン方式に関する本のである。

〔従来の技術〕

従来のスキャン方式、特に、半導体集積回路等の論理装
置の試験に用いられるスキャン方式は、この論理装置内
部の７リツプ７はラグをすべてシリアルに接続して１本
のパスを構成し、テスト時に、コントロール信号によっ
てこのパスを活性化し、クロックを供給してスヤヤンさ
せることにより、各フリップフロップに任意の論理値を
書込んだシ、あるいは、その内容を読出した）している
。

試験のためには、こうして読出された論理値の列が各ビ
ットごとに予め定められている期待値と照合され、これ
によりこの論理装置の動作が正常か否かがテストされる
。

〔発明が解決しようとする問題点〕

このように従来のスキャン方式においては、全部のフリ
ップフロップをシリアルに接続して一本のスキャンパス
としているため、スキャンパス上のすべてのフリップフ
ロップの内容を書込みあるいは読出してテストするため
には少くともフリップフロップの数だけクロックを入力
する必要がありこのためテスト時間がそれだけ長くなる
という欠点があった。

本発明の目的は上述の従来の欠点を除去して、従来の場
合よりも少ないクロック数で、従ってよシ短時間内にテ
ストを行なえるようＫしたスキャン方式を提供すること
にある。

〔問題点を解決するための手段〕

本発明のスキャン方式は、論理装置の試験に際しコント
ロール信号により内部のフリップフロップ回路をシフト
レジスタ状に直列に接続するパスを活性化させクロック
信号を入力してシフトを行なわせるスキャン方式におい
て、前記論理装置内部のフリップフロップ回路をほぼ同
じ数ずつ接続した複数のスキャンパスと、その複数のス
キャンパスの最後尾の出力のすべての排他的論理和をと
シ出力する排他的論理和回路と、前記複数の各スキャン
パスの最後尾と前記排他的論理和回路との間に位置し前
記各スキャンパスの出力の前記排他的論理和回路への供
給をゲートするゲート回路と、コントロール信号により
前記ゲート回路を制御するセレクタ回路とを含んで構成
される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例を示すブロック図である。

第１図に示すスキャン方式は、フリップフロップ１〜１
１１ゲ一ト回路１５〜１７、排他的論理和回路２０１２
ビツトデコーダ２５、オア回路３０〜３２を含んでいる
。

これらは論理装置としての一つの半導体集積回路中に組
込まれた諸要素を示し、と＜Ｋフリップフロップ１〜１
１は、通常動作においては、それぞれ第１図に示すもの
とは異なった入力および出力が接続されて動作しておシ
、ある動作時点においてその内容をチェックしたい場合
に、スキャンパスを構成し内容を外部にシフトアウトし
、あるいは必要に応じて外部データをシフトインしてセ
ットできるようＫしたフリップフロップである。

第１図に示す実施例においては、このようなすべてのフ
リップフロップ１〜１１をほぼ３等分してそれぞれフリ
ップフロップ１〜４．フリップ７０ツブ５〜８およびフ
リップフロップ９〜１１の３つのグループに分け、各グ
ループごとに直列に接続されたシフトパスができるよう
に接続し、それぞれのグループの最後尾のフリップフロ
ップ４゜フリップフロップ８およびフリップフロップ１
１の出力はそれぞれゲート回路１５．１６および１７を
介して排他的論理和回路２０に供給されている。

これら各ゲート回路１５〜１７の他方の入力には、２ビ
ツトデコーダ２５とオア回路３０〜３２とで生成される
制御信号が供給され、この結果、２ビツトデコーダ２５
の入力であるスキャンパス選択制御信号５５．５６とゲ
ート回路１５〜１７のゲートオン、ゲートオフとの関係
は第２図に示すようになる。すなわち、スキャンパス選
択制御信号５５．５６が％０＃、％０＃のときには、す
べてのゲート回路１５〜１７がゲートオンになシ、各ス
キャンパスの出力は回路２ｏにおいてそのすべての排他
的論理和がとられてスキャンアウト出力６０から出力さ
れる。またその他の場合には、上述の３個のスキャンパ
スの中のいずれか一つの出力が選択されて、それがその
ままスキャンアウト出力６０から出力される。

さて、第１図に示す実施例の集積回路の試験は以下のよ
うに行なわれる。

通常動作状態として予め定められているテスト信号をこ
の集積回路の必要な入力（図示せず）に加えた後、シフ
トコントロール信号４５をＪ＃とすることによって、こ
の集積回路をテストモードに変更し、これによって前述
の３個のスキャンパスを活性化する。しかる後にクロッ
ク４ｏを供給することによって、各スキャンパス出力の
排他的論理和をとった信号をスキャンアウト出力６０か
ら外部に取出し、これを予め求められている期待値と比
較することＫよって内部のそれぞれのフリップフロップ
１〜１１が正しい論理値を保持していたか否かをチェッ
クする。なお以上の試験においてスキャンパス選択信号
５５．５６はそれぞれ％ｏ＃、％ｏ＃に設定されて、す
べてのスキャンパスの排他的論理和が出力される。

本実施例によると従来例に比較してほぼ１／３のクロッ
ク数を加えるだけでチェックが完了するのでは’：：　
１　／　３の処要時間でチェックがすむことＫなる。こ
のような集積回路１個をチェックするのに要する時間は
短時間であるが、これを大量生産する場合にはチェック
時間が１／３になることはそれだけ生産に要する時間を
短縮できることＫなるので大きな効果をもたらすことに
なる。

なお本実施例においては、各スキャンパス出力を排他的
論理和をとることによυ合成し、これを予め求めである
正しい期待値と比較してチェックするという方法を用い
ているが、こうすることによって、出力の端子数をでき
るだけ少なくシ、かつ合成された各スキャンパス中に同
時におこる１ビツトエラーを確実に検出できるようにし
たものである。

すなわち、合成される各スキャンパスの、ある時点での
出力の１１′の総数が偶数であれば排他的論理和合成し
たそのときの出力は％ｏ“となシ、−１＃の総数が奇数
の場合には排他的論理和合成した出力は１１′となる。

従って合成される各スキャンパス出力の中のどれか一つ
のビットがエラーにより正しい値から反転していると、
排他的論理和合成された出力も正しい期待値から反転す
るので確実にエラーとして検出される。一方例えば第１
のスキャンパスのある７リツプ７０ツブにエラーがあシ
、これと同時に第２のスキャンパスの対応するフリップ
フロップにエラーがある場合のように、偶数個のエラー
が同時に、発生する場合には排他的論理和合成しても正
しい期待値と同じ値になってしまうのでエラーとして検
出することはできない。しかし、このような組合せエラ
ーを発生する確率は非常に小さく、さらにスキャンパス
を作るときのフリップフロップの選び方、ならべ方を工
夫するなどの方法を用いることにより実用的に無視でき
る程度にまですることが可能である。

さらに本実施例においては、必要に応じてスキャンパス
選択制御信号５５．５６に適当な論理値を加えることに
より、第２図に示すように各スキャンパスの出力をそれ
ぞれ独立に取り出して任意のフリップフロップをチェッ
クすることも可能である。またスキャンイン入力から並
列にシフトインデータを供給することにより、任意の値
をこれらのフリップフロップに設定することも可能であ
シ、この設定に要する時間も従来の方法に較べてほぼ１
／３とすることもできる。

また本実施例においてはこのようにスキャンパスを分離
した結果、あるスキャンパスのフリップ７０ツブがＪｌ
または１０′に固定されてしまうような不良が発生した
場合でも従来方式に対して不良の発生したフリップフロ
ップの限定が容易となる。

なお、以上は本発明の一実施例を示したもので本発明は
以上の実施例に限定されるものではない。

例えば以上の実施例においては、フリップフロップの数
を１１個とし、これをほぼ３等分して３個のスキャンパ
スを構成し、かつ２ビツトデコーダとオア回路とによる
セレクタ回路を用いて、第２図に示すようなスキャンパ
ス出力の選択ができるように構成したが、これは−例を
示し九ものにすぎない。すべてのスキャンパスの排他的
論理和をとった出力と、任意のスキャンパスの単独出力
とを選択できるようにする他に、更にセレクタ回路を高
級にすることにより、必要に応じて任意のスキャンパス
の組合せ出力の排他的論理和出力を得るようにすること
もできる。

また上述の実施例においてはスキャン用のクロック信号
をすべてのスキャンパスのフリップフロップに並列に供
給するようにしたが、このかわりに、スキャンパス選択
信号によって選択されたスキャンパスの７リツプ７０ツ
ブだけにスキャン用のクロックが加わるようにし、その
他の７リップフロップの内容を不必要に乱さないように
することもできる。

また以上の実施例においては論理装置を一つのチップの
半導体集積回路とし、この内部におけるスキャンパスに
ついて説明したが、このかわシに論理装置を一つのＭＣ
Ｐ（■ＬＴＩ　　ＣＨＩＰ　ＰＡＣ−ＫＡＧＥ）、　　
一つのボード、あるいは一つのシステムのレベルまで拡
張して本発明を適用することもできる。

すなわち、例えば論理装置を一つの情報処理システムと
した場合に本発明を適用するとすると、このシステム中
にあって従来単一４のシフトパスを形成しているような
フリップフロップを例えば上述の実施例のように砥ぼ３
勢分して３つのグループに分割して第１図に示したと同
様な回路をシステムレベルで構築すればよい。

とくに半導体集積回路（ＬＳＩ）、ＭＯＰ、ボード等の
大量生産するものに適用してその試験時間を短縮するこ
とができる。

〔発明の効果〕

本発明のスキャン方式は、半導体集積回路等の論理装置
内部のフリップフロップ回路を、はぼ同じ個数ずつ接続
してなる複数のスキャンパスと、これら各スキャンパス
の最後尾の出力のすべての排他的論理和をとり出力する
排他的論理和回路と、各スキャンバスの出力のこの排他
的論理和回路への供給をゲートするゲート回路と、コン
トロール信号によりこのゲート回路を制御するセレクタ
回路とを設けることにより、必要に応じて任意のフリッ
プフロップの論理値の書込みおよび読出しができるとい
う機能を保持しながら、この論理装置の試験を要する時
間を短縮しその生産性を高めることができる。

さらにまた内部の７リツプ７０ツブの論理値が１１′ま
たは０′に固定されるような不良が発生した場合に不良
の発生したクリップ７０ツブの限定が従来のスキャン方
式よりも容易になるという効果もある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示す実施例におけるスキャンパス選択信号とゲ
ート回路のゲートオン／ゲートオフとの関係を示す動作
説明図である。 １〜１１・・・・・・フリップフロップ（Ｆ／Ｆ）、１
５〜１７・・・・・・ゲート回路、２０・・・・・・排
他的論理和回路、２５・・・・・・２ビツトデコーダ、
３０〜３２・・・・・・オア回路。 Ｓ ）１首

Claims (1)

【特許請求の範囲】
1. 論理装置の試験に際しコントロール信号により内部のフ
   リップフロップ回路をシフトレジスタ状に直列に接続す
   るパスを活性化させクロック信号を入力してシフトを行
   なわせるスキャン方式において、前記論理装置内部のフ
   リップフロップ回路をほぼ同じ数ずつ接続した複数のス
   キャンパスと、その複数のスキャンパスの最後尾の出力
   のすべての排他的論理和をとり出力する排他的論理和回
   路と、前記複数の各スキャンパスの最後尾と前記排他的
   論理和回路との間に位置し前記各スキャンパスの出力の
   前記排他的論理和回路への供給をゲートするゲート回路
   と、コントロール信号により前記ゲート回路を制御する
   セレクタ回路とを含むことを特徴とするスキャン方式。