JP2006139908A - 多様なパターンデータが書き込み可能な半導体メモリ素子およびその電気的検査方法 - Google Patents

Abstract

【課題】少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込むことができる半導体メモリ素子およびその電気的検査方法を提供する。
【解決手段】データを保存するメモリセルアレイ（１０６）に設けられた複数のメモリセルと、メモリセルを個々に指定するためのアドレス端子（１０４）と、アドレス端子で指定されたメモリセルにデータを書き込み、および、アドレス端子で指定されたメモリセルからデータを読み取るメモリセルアレイ検査モード時に、各メモリセルに接続された入力端子をＮ個の入出力端子ごとに統合する複数の統合用入出力端子（ＭＤＱ０〜ＭＤＱ７）と、メモリセルアレイ検査モード時に、各統合用入出力端子の動作を制御してメモリセルアレイに少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込む制御信号発生端子（１００）と、を備える。
【選択図】図３

Description

本発明は、半導体素子およびその電気的検査方法に係り、特に半導体メモリ素子の書き込み検査と関連した半導体メモリ素子の構造およびその電気的検査方法に関する。

半導体メモリ素子の機能を電気的に検査するためには、半導体メモリ素子にあるアドレス端子、入出力（Ｉ／Ｏ）端子、および制御端子が必要である。しかし、テスタは、一定個数の制限されたチャンネルを保有しているため、一度に検査できる半導体メモリ素子の個数、すなわち、並列検査における半導体メモリ素子の個数は制限的となってしまう。テスタの有するチャンネルのうちのＩ／Ｏチャンネルは、並列検査における半導体メモリ素子の個数を制限する最も決定的な要因である。

したがって、半導体メモリ素子の並列検査工程では、半導体メモリ素子に含まれるＩ／Ｏ端子と連結されるテスタのＩ／Ｏチャンネルの数を効率的に減らすことによって、並列検査における半導体メモリ素子の個数を増加させることができる。したがって、半導体メモリ素子の電気的検査を効率的に行うことができるため、検査にかかるコストを最小化することができる。

このような半導体メモリ素子の電気的検査を効率的に行う従来技術が特許文献１に記載されている。

図１は、従来技術に係る半導体メモリ素子の検査モード時にどのようにしてメモリセルアレイにデータが書き込まれるのかを説明するためのブロック図であり、図２は、図１の半導体メモリ素子に対する電気的検査方法の手順を示すフローチャートである。

図１に示すように、半導体メモリ素子の内部には、アドレス端子Ａ０〜ＡＮ、Ｉ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１、およびコントロール端子ＣＬＫ０〜ＣＬＫＮがあり、データの書き込みおよび読み取り可能なメモリセルアレイ１８がある。かかる半導体メモリ素子は、電気的機能検査のためにプローブカードまたはＤｕｔ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）ボード１４を通じてテスタ１６とそれぞれ連結される。

このとき、並列検査中、テスタで半導体メモリ素子のＩ／Ｏ端子に割り当てられるＩ／Ｏチャンネル１０の数を減らすために、半導体メモリ素子にある４個のＩ／Ｏ端子、例えば、ＰＡＤ０，ＰＡＤ１，ＰＡＤ２，およびＰＡＤ３がＭＤＱ０として統合され、代表パッドであるＰＡＤ０によりプローブカード／Ｄｕｔボード１４を通じてテスタ１６の有する一つのＩ／Ｏチャンネル１０と連結１２される。

図２に示すように、電気的検査が行われる流れは、まず一般的なＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）検査およびメモリ固有の機能検査を行い、メモリセルアレイ１８についての書き込み検査を始める。次に、テスタ１６のＩ／Ｏチャンネル１０によって、半導体メモリ素子のアドレス端子により指定されたメモリセルに書き込むデータを送信する。前記データは、プローブカード／Ｄｕｔボード１４を通じて代表パッドＰＡＤ０，ＰＡＤ４，・・・，ＰＡＤ２８に伝達されて、点線で表示されるデータ伝送路に沿ってそれぞれのメモリセルアレイ１８に書き込まれる（Ｓ１０）。このとき、Ｉ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１は、半導体メモリ素子の内部にある入力バッファＤＩＮ＿ＢＵＦ０〜ＤＩＮ＿ＢＵＦ３１およびＩ／ＯドライバーＩＯＤＲＶ０〜ＩＯＤＲＶ３１を通じてメモリセルアレイ１８にデータを伝送する。

次に、メモリセルアレイ１８から書き込まれたデータを読み込み（Ｓ２０）、半導体メモリ素子のメモリセルアレイに情報が正しく書き込まれるか否かを確認する。

しかしながら、上記従来技術は、一つの代表パッドＰＡＤ０，ＰＡＤ４，・・・，ＰＡＤ２８を通じてメモリセルアレイ１８にデータが書き込まれるとき、一つの代表パッドＰＡＤ０，ＰＡＤ４，・・・，ＰＡＤ２８から４個のＩ／Ｏ端子ＰＡＤ０，ＰＡＤ１，ＰＡＤ２，ＰＡＤ３に同一のデータのみを送信する。したがって、４個のＩ／Ｏ端子ＰＡＤ０，ＰＡＤ１，ＰＡＤ２，ＰＡＤ３それぞれに‘１’または‘０’が書き込まれる。

この場合、隣接するＩ／Ｏ端子で他の形態のデータを書き込むときに不良が発生する場合、これを確認することが不可能である。メモリセルアレイ１８で隣接するメモリセルにＩ／Ｏ端子、たとえば、ＰＡＤ０〜ＰＡＤ３を通じて１，１，１，１のデータが書き込まれる場合には書き込み検査に問題がなく、一方、１，０，１，０の形態でデータが書き込まれる場合には書き込み検査に問題があると仮定すれば、この問題について確認ができないという不具合がある。

このように、上記従来技術による半導体メモリ素子では、テスタのＩ／Ｏチャンネルの数を減らして効果的な並列検査を行うことは可能であるが、さらに多様なデータを使用して正確にメモリセルアレイ１８の書き込み検査を行うのには限界がある。
米国特許第６３２３６６４号明細書

本発明が解決しようとする課題は、上記の不具合を解消するために、検査モードでデータの書き込みをするときに、それぞれの入出力端子（Ｉ／Ｏ端子）に同一でないデータを書き込むことができる半導体メモリ素子を提供することである。

本発明が解決しようとする他の課題は、上記不具合を解消するために、検査モードでデータの書き込みをするときに、それぞれのＩ／Ｏ端子に同一でないデータを書き込むことができる半導体メモリ素子の電気的検査方法を提供することである。

前記課題を解決するために、本発明による半導体メモリ素子は、データを保存するメモリセルアレイに設けられた複数のメモリセルと、前記メモリセルを個々に指定するためのアドレス端子と、前記アドレス端子で指定されたメモリセルにデータを書き込み、および、前記アドレス端子で指定されたメモリセルからデータを読み取るメモリセルアレイ検査モード時に、各メモリセルに接続された入出力端子をＮ個の入出力端子ごとに統合する複数の統合用入出力端子と、前記メモリセルアレイ検査モード時に、各統合用入出力端子の動作を制御して前記メモリセルアレイに少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込む制御信号発生端子とを備えることを特徴とする。

本発明の好ましい実施形態によれば、前記統合用入出力端子は、データ入力マルチプレクサを備え、前記制御信号発生端子は、データ入力マルチプレクサ（Ｄａｔａ Ｉｎｐｕｔ Ｍｕｌｔｉｐｌｅｘｅｒ：ＤＩＮＭＵＸ）と連結され、前記制御信号発生端子は、前記ＤＩＮＭＵＸと連結され、前記ＤＩＮＭＵＸは、前記制御信号発生端子から印加される制御信号クロックのトグリング（ｔｏｇｇｌｉｎｇ）回数により前記入出力端子と前記メモリセルとの接続が制御されることを特徴とする。

また、本発明の好ましい実施形態によれば、前記制御信号発生端子は、前記メモリセルアレイ検査モード時に使用されない入出力端子が使用される。

前記他の課題を解決するために、本発明による半導体メモリ素子の電気的検査方法は、半導体メモリ素子が備えるメモリセルアレイの書き込み検査を開始するステップと、前記半導体メモリ素子が備える入出力端子をＮ個の入出力端子ごとに統合させ、複数の統合用入出力端子を形成するステップと、前記メモリセルアレイにデータの書き込みをするときに、各統合用入出力端子を使用して前記メモリセルアレイに少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込む制御信号発生端子を動作させるステップと、前記制御信号発生端子を利用して、前記半導体メモリ素子のメモリセルアレイに少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込むステップと、前記半導体メモリ素子のメモリセルアレイに書き込まれたデータパターンを確認するステップと、前記メモリセルアレイの書き込み検査を終了するステップとを含むことを特徴とする。

本発明の望ましい実施形態によれば、前記メモリセルアレイの書き込み検査は、ＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔ）検査に含まれるか、または、最終的な検査工程に含まれる。

本発明によれば、半導体メモリ素子を電気的に検査するときにテスタで使われるＩ／Ｏチャンネルの個数を効果的に減らすことができる。また、テスタのＩ／Ｏチャンネルを通じて半導体メモリ素子のメモリセルアレイに多様な形態のデータパターンを書き込むことができるので、半導体メモリ素子に対する電気的検査の正確度をさらに向上させることができる。

以下、添付された図面を参照して本発明の好ましい実施形態を詳細に説明する。なお、本発明はその技術的範囲の解釈に当たり本実施形態に限定されるものではない。

図３は、本実施形態において、半導体メモリ素子の検査モード時に、どのようにしてメモリセルアレイにデータが書き込まれるかを説明するためのブロック図である。

多様な形態のパターンデータを書き込むことができる本実施形態における半導体メモリ素子は、データを保存するメモリセルアレイ（２ｍ（ｍ＝自然数）個のメモリセルを有するメモリセルアレイ）１０６、メモリセルアレイ１０６を構成する各メモリセルを個別に指定するために使用されるアドレス端子（Ａ０〜ＡＮ）１０４、それぞれのメモリセルアレイ１０６にデータを書き込み、および、それぞれのメモリセルからデータを読み取るメモリセルアレイ１０６の検査モード時にＮ個の入出力端子（Ｉ／Ｏ端子）ＰＡＤ０〜ＰＡＤ３１を一定の個数ずつ（本実施形態では４個ずつ）統合する統合用Ｉ／Ｏ端子ＭＤＱ０〜ＭＤＱ７、およびメモリセルアレイ１０６の検査モード時に、メモリセルアレイ１０６の各メモリセルにデータを書き込む際、統合用Ｉ／Ｏ端子ＭＤＱ０〜ＭＤＱ７で統合されたそれぞれのＩ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１に、少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込むことができる制御信号発生端子（ＣＬＫ１〜ＣＬＫＮ）１００を備える。

検査モード時には、統合用Ｉ／Ｏ端子ＭＤＱ０〜ＭＤＱ７のそれぞれにおいて４個のＩ／Ｏ端子が一つに統合され、統合型用Ｉ／Ｏ端子ＭＤＱ０〜ＭＤＱ７が全体として有しているＩ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１に、少なくとも１つ以上の０論理を含むビット列データからなるデータパターンが書き込まれる。このデータパターンの書き込みを可能にする手段は、制御信号発生端子（ＣＬＫ１〜ＣＬＫＮ）１００に連結されたＤＩＮＭＵＸ１０２である。制御信号発生端子１００は、検査モードで使用されないＰＡＤ０〜ＰＡＤ３１以外の任意のＩ／Ｏ端子を使用する。

制御信号発生端子１００は、Ｉ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１の代表パッドＰＡＤ０，ＰＡＤ４，・・・，ＰＡＤ２８およびテスタ１０８のＩ／Ｏチャンネル１１０を連結している線路１１２に接続される。次に、ＤＩＮＭＵＸ１０２で発生させるクロックのトグリングに同期して、統合用Ｉ／Ｏ端子のそれぞれのＩ／Ｏ端子、例えば、統合用Ｉ／Ｏ端子ＭＤＱ０では、ＰＡＤ０，ＰＡＤ１，ＰＡＤ２，およびＰＡＤ３がテスタのＩ／Ｏチャンネル１１０と一つずつ順番に連結される。同じようにして統合用Ｉ／Ｏ端子ＭＤＱ１〜ＭＤＱ７も、ＤＩＮＭＵＸ１０２で発生させるクロックのトグリングに同期して、Ｉ／Ｏ端子ＰＡＤ４〜ＰＡＤ３１がそれぞれテスタのＩ／Ｏチャンネル１１０と一つずつ順番に連結される。

制御信号発生端子１００からの制御信号クロックによって統合用Ｉ／Ｏ端子ＭＤＱ０〜ＭＤＱ７のデータ入力マルチプレクサを動作し、Ｉ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１が順番に指定されると、テスタ１０８のＩ／Ｏチャンネル１１０から、プローブカード／Ｄｕｔボード１１４、統合用Ｉ／Ｏ端子ＭＤＱ０〜ＭＤＱ７、指定されているＩ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１のいずれか、およびＩ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１に連結されたデータ伝送路を通じて、データ入力バッファＤＩＮ＿ＢＵＦ０〜ＤＩＮ＿ＢＵＦ３１のいずれか、およびＩ／ＯドライバーＩＯ ＤＲＶ０〜ＩＯ ＤＲＶ３１いずれかを経て、メモリセルアレイ１０６のメモリセルデータが書き込まれる。すなわち、メモリセルアレイ１０６に少なくとも１つ以上の０論理を含むビット列データからなるデータパターンが書き込まれる。

本実施形態では、統合用Ｉ／Ｏ端子ＭＤＱ０〜ＭＤＱ７により統合されるＩ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１の個数を４個として説明したが、これは、２個あるいは８個などの２の倍数の個数に変形することもできる。また、制御信号発生端子１００は、メモリセルアレイ１０６の検査モードで使用しないＩ／Ｏ端子を使用することを一例として説明したが、これは、半導体メモリ素子内において使用しない端子（Ｎｏｔ Ｃｏｎｎｅｃｔｉｏｎ：ＮＣ）を利用することによっても制御信号発生端子を構成することができ、半導体メモリ素子の回路設計者により様々な形態に変形が可能である。

図４は、図３のＤＩＮＭＵＸ１０２がＰＡＤ０〜ＰＡＤ３を選択するために、印加するクロックの一例を説明するためのタイミングチャートである。

図４に、図３の制御信号発生端子１００を通じて統合用Ｉ／Ｏ端子ＭＤＱ０〜ＭＤＱ７に送信される制御信号を示す。制御信号クロック（ａ）の場合、Ｔ１区間のみでトグリングが発生して最初のＩ／Ｏパッド、例えば、ＰＡＤ０が動作し、制御信号クロック（ｂ）の場合、Ｔ１およびＴ２区間で２回のトグリングが発生して二番目のＩ／Ｏパッド、例えば、ＰＡＤ１が動作され、制御信号クロック（ｃ）の場合、Ｔ１〜Ｔ３区間で３回のトグリングが発生して三番目のＩ／Ｏパッド、例えば、ＰＡＤ２が動作され、制御信号クロック（ｄ）の場合、Ｔ１〜Ｔ４区間で４回のトグリングが発生して四番目のＩ／Ｏパッド、例えば、ＰＡＤ３が動作する。

最後に、Ｔ１〜Ｔ５区間で５回のトグリングが発生する場合は、二つのＩ／Ｏ端子が対で動作するようにすることもできる。例えば、５回のトグリングが発生する場合には、ＰＡＤ０およびＰＡＤ１が選択されるか、または逆に、ＰＡＤ２およびＰＡＤ３を同時に選択可能にすることもできる。制御信号クロック（ａ）〜（ｅ）によりＩ／Ｏ端子ＰＡＤ０〜ＰＡＤ３１を選択する方式は、半導体メモリ素子の回路設計者により他の方式で実現可能であるが、本実施形態では、そのうちの一例のみを示している。

図５は、本発明による電気的検査方法の手順を説明するための示すフローチャートである。

図５に示すように、まず、半導体メモリ素子に対する電気的検査を開始する。この際には、通常行われるＤＣ特性検査および他の機能検査も行われる。次に、メモリセルアレイの書き込み検査が開始される。前記メモリセルアレイの書き込み検査では、半導体メモリ素子が備えるＮ個のＩ／Ｏ端子が一定の個数ずつ統合される（Ｓ１００）。前記Ｎの値は、２の倍数であって、統合されるＩ／Ｏ端子は、２個、４個、または８個となる。次に、前記統合されたＩ／Ｏ端子の１つをテスタ１０８と連結させる（Ｓ１１０）。

それぞれの統合用Ｉ／Ｏ端子のそれぞれのＩ／Ｏ端子を通じてメモリセル１０６に少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込むために、制御信号発生端子に図４の制御信号クロックを印加して、制御信号発生端子を動作させる（Ｓ１２０）。次に、前記制御信号発生端子を利用してメモリセルアレイ１０６に少なくとも１つ以上の０論理を含むビット列データからなるデータパターン、例えば、１，０，１，０のように隣接するＩ／Ｏ端子が異なる論理値となっているデータパターンを書き込む動作を行う（Ｓ１３０）。そして、書き込まれた同一でないデータを確認する過程（Ｓ１４０）を通じて半導体メモリ素子のメモリセルアレイの機能を点検した後、検査を終了する。なお、上記の実施形態では、少なくとも１つ以上の０論理を含むビット列データからなるデータパターンとして、１，０，１，０のように隣接する論理値が異なるデータパターンを例示したが、少なくとも１つ以上の０論理を含むビット列データからなるデータパターンとしてはこのデータパターンのみに限られるものではない。

本発明は、半導体メモリ素子関連の技術分野に適用可能である。

従来技術に係る半導体メモリ素子の検査モード時にどのようにしてメモリセルアレイにデータを書き込まれるかを説明するためのブロック図である。 図１の半導体メモリ素子に対する電気的検査方法の手順を示すフローチャートであるである。 本発明において、半導体メモリ素子の検査モード時に、どのようにしてメモリセルアレイにデータが書き込まれるのかを説明するためのブロック図である。 図３のＤＩＮＭＵＸ１０２がＰＡＤ０〜ＰＡＤ３を選択するために印加するクロックの一例を説明するためのタイミングチャートである。 本発明による電気的検査方法の手順を説明するためのフローチャートである。

符号の説明

１００ 制御信号発生端子、 １０２ ＤＩＮＭＵＸ、
１０４ アドレス端子、
１０６ メモリセルアレイ、
１０８ テスタ、
１１０ Ｉ／Ｏチャンネル、
１１２ 線路、
１１４ プローブカード／Ｄｕｔボード、
ＰＡＤ０〜ＰＡＤ３１，ＭＤＱ０〜ＭＤＱ７ Ｉ／Ｏ端子 、
ＤＩＮ＿ＢＵＦ０〜ＤＩＮ＿ＢＵＦ３１ 入力バッファ、
ＩＯ ＤＲＶ０〜ＩＯ ＤＲＶ３１ Ｉ／Ｏドライバー。

Claims (18)

1. データを保存するメモリセルアレイに設けられた複数のメモリセルと、
   前記メモリセルを個々に指定するためのアドレス端子と、
   前記アドレス端子で指定されたメモリセルにデータを書き込み、および、前記アドレス端子で指定されたメモリセルからデータを読み取るメモリセルアレイ検査モード時に、各メモリセルに接続された入出力端子をＮ個の入出力端子ごとに統合する複数の統合用入出力端子と、
   前記メモリセルアレイ検査モード時に、各統合用入出力端子の動作を制御して前記メモリセルアレイに少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込む制御信号発生端子と、
   を備えることを特徴とする半導体メモリ素子。
2. 前記統合用入出力端子は、データ入力マルチプレクサを備え、
   前記制御信号発生端子は、前記データ入力マルチプレクサに連結されることを特徴とする請求項１に記載の半導体メモリ素子。
3. 前記データ入力マルチプレクサは、前記制御信号端子から印可される制御信号クロックのトグリング回数により前記入出力端子と前記メモリセルとの接続が制御されることを特徴とする請求項２に記載の半導体メモリ素子。
4. 前記制御信号発生端子は、前記メモリセルアレイ検査モード時に使用されない入出力端子が使用されることを特徴とする請求項１に記載の半導体メモリ素子。
5. 前記統合用入出力端子は、前記メモリセルアレイ検査モード時に、テスタが備える一つの入出力チャンネルに連結されることを特徴とする請求項１に記載の半導体メモリ素子。
6. 前記統合用入出力端子は、２ｎ個（ｎ＝自然数）の前記入出力端子を有することを特徴とする請求項１に記載の半導体メモリ素子。
7. 前記メモリセルアレイ検査モードは、２ｍ（ｍ＝自然数）個のメモリセルについての書き込み機能を検査するモードであることを特徴とする請求項１に記載の半導体メモリ素子。
8. 前記メモリセルアレイ検査モードは、ＥＤＳ（Ｅｌｅｃｔｒｉｃａｌ Ｄｉｅ Ｓｏｒｔ）検査に含まれることを特徴とする請求項１に記載の半導体メモリ素子。
9. 前記メモリセルアレイの検査モードは、半導体メモリ素子の最終の検査工程に含まれることを特徴とする請求項１に記載の半導体メモリ素子。
10. 半導体メモリ素子が備えるメモリセルアレイの書き込み検査を開始するステップと、
    前記半導体メモリ素子が備える入出力端子をＮ個の入出力端子ごとに統合させ、複数の統合用入出力端子を形成するステップと、
    前記メモリセルアレイにデータの書き込みをするときに、各統合用入出力端子を使用して前記メモリセルアレイに同一でない形態のデータパターンを書き込む制御信号発生端子を動作させるステップと、
    前記制御信号発生端子を利用して、前記半導体メモリ素子のメモリセルアレイに少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込むステップと、
    前記半導体メモリ素子のメモリセルアレイに書き込まれたデータパターンを確認するステップと、
    前記メモリセルアレイの書き込み検査を終了するステップと、
    を含むことを特徴とする半導体メモリ素子の電気的検査方法。
11. 前記複数の統合用入出力端子を形成するステップの後に、
    前記統合用入出力端子をテスタが備える一つの入出力チャンネルに連結するステップをさらに含むことを特徴とする請求項１０に記載の半導体メモリ素子の電気的検査方法。
12. 前記Ｎ個の入出力端子は、２の倍数個であることを特徴とする請求項１０に記載の半導体メモリ素子の電気的検査方法。
13. 前記制御信号発生端子は、前記統合用入出力端子が備えるデータ入力マルチプレクサに連結されることを特徴とする請求項１０に記載の半導体メモリ素子の電気的検査方法。
14. 前記制御信号発生端子を利用して前記半導体メモリセルアレイに、少なくとも１つ以上の０論理を含むビット列データからなるデータパターンを書き込むには、前記制御信号発生端子から印加される制御信号クロックのトグリングを利用してそれぞれの前記入出力端子を指定することによって前記データパターンを書き込むことを特徴とする請求項１０に記載の半導体メモリ素子の電気的検査方法。
15. 前記メモリセルアレイの書き込み検査は、２ｍ（ｍ＝自然数）個のメモリセルアレイについての書き込み検査であることを特徴とする請求項１０に記載の半導体メモリ素子の電気的検査方法。
16. 前記制御信号発生端子は、前記２ｍ個のメモリセルについての書き込み検査で使用されない入出力端子が使用されることを特徴とする請求項１５に記載の半導体メモリ素子の電気的検査方法。
17. 前記メモリセルアレイの書き込み検査は、ＥＤＳ検査に含まれることを特徴とする請求項１０に記載の半導体メモリ素子の電気的検査方法。
18. 前記メモリセルアレイの書き込み検査は、半導体メモリ素子の最終の検査工程に含まれることを特徴とする請求項１０に記載の半導体メモリ素子の電気的検査方法。

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