JP2006139908A - 多様なパターンデータが書き込み可能な半導体メモリ素子およびその電気的検査方法 - Google Patents
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Abstract
【課題】少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込むことができる半導体メモリ素子およびその電気的検査方法を提供する。
【解決手段】データを保存するメモリセルアレイ(106)に設けられた複数のメモリセルと、メモリセルを個々に指定するためのアドレス端子(104)と、アドレス端子で指定されたメモリセルにデータを書き込み、および、アドレス端子で指定されたメモリセルからデータを読み取るメモリセルアレイ検査モード時に、各メモリセルに接続された入力端子をN個の入出力端子ごとに統合する複数の統合用入出力端子(MDQ0〜MDQ7)と、メモリセルアレイ検査モード時に、各統合用入出力端子の動作を制御してメモリセルアレイに少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込む制御信号発生端子(100)と、を備える。
【選択図】図3
【解決手段】データを保存するメモリセルアレイ(106)に設けられた複数のメモリセルと、メモリセルを個々に指定するためのアドレス端子(104)と、アドレス端子で指定されたメモリセルにデータを書き込み、および、アドレス端子で指定されたメモリセルからデータを読み取るメモリセルアレイ検査モード時に、各メモリセルに接続された入力端子をN個の入出力端子ごとに統合する複数の統合用入出力端子(MDQ0〜MDQ7)と、メモリセルアレイ検査モード時に、各統合用入出力端子の動作を制御してメモリセルアレイに少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込む制御信号発生端子(100)と、を備える。
【選択図】図3
Description
本発明は、半導体素子およびその電気的検査方法に係り、特に半導体メモリ素子の書き込み検査と関連した半導体メモリ素子の構造およびその電気的検査方法に関する。
半導体メモリ素子の機能を電気的に検査するためには、半導体メモリ素子にあるアドレス端子、入出力(I/O)端子、および制御端子が必要である。しかし、テスタは、一定個数の制限されたチャンネルを保有しているため、一度に検査できる半導体メモリ素子の個数、すなわち、並列検査における半導体メモリ素子の個数は制限的となってしまう。テスタの有するチャンネルのうちのI/Oチャンネルは、並列検査における半導体メモリ素子の個数を制限する最も決定的な要因である。
したがって、半導体メモリ素子の並列検査工程では、半導体メモリ素子に含まれるI/O端子と連結されるテスタのI/Oチャンネルの数を効率的に減らすことによって、並列検査における半導体メモリ素子の個数を増加させることができる。したがって、半導体メモリ素子の電気的検査を効率的に行うことができるため、検査にかかるコストを最小化することができる。
このような半導体メモリ素子の電気的検査を効率的に行う従来技術が特許文献1に記載されている。
図1は、従来技術に係る半導体メモリ素子の検査モード時にどのようにしてメモリセルアレイにデータが書き込まれるのかを説明するためのブロック図であり、図2は、図1の半導体メモリ素子に対する電気的検査方法の手順を示すフローチャートである。
図1に示すように、半導体メモリ素子の内部には、アドレス端子A0〜AN、I/O端子PAD0〜PAD31、およびコントロール端子CLK0〜CLKNがあり、データの書き込みおよび読み取り可能なメモリセルアレイ18がある。かかる半導体メモリ素子は、電気的機能検査のためにプローブカードまたはDut(Device Under Test)ボード14を通じてテスタ16とそれぞれ連結される。
このとき、並列検査中、テスタで半導体メモリ素子のI/O端子に割り当てられるI/Oチャンネル10の数を減らすために、半導体メモリ素子にある4個のI/O端子、例えば、PAD0,PAD1,PAD2,およびPAD3がMDQ0として統合され、代表パッドであるPAD0によりプローブカード/Dutボード14を通じてテスタ16の有する一つのI/Oチャンネル10と連結12される。
図2に示すように、電気的検査が行われる流れは、まず一般的なDC(Direct Current)検査およびメモリ固有の機能検査を行い、メモリセルアレイ18についての書き込み検査を始める。次に、テスタ16のI/Oチャンネル10によって、半導体メモリ素子のアドレス端子により指定されたメモリセルに書き込むデータを送信する。前記データは、プローブカード/Dutボード14を通じて代表パッドPAD0,PAD4,・・・,PAD28に伝達されて、点線で表示されるデータ伝送路に沿ってそれぞれのメモリセルアレイ18に書き込まれる(S10)。このとき、I/O端子PAD0〜PAD31は、半導体メモリ素子の内部にある入力バッファDIN_BUF0〜DIN_BUF31およびI/OドライバーIODRV0〜IODRV31を通じてメモリセルアレイ18にデータを伝送する。
次に、メモリセルアレイ18から書き込まれたデータを読み込み(S20)、半導体メモリ素子のメモリセルアレイに情報が正しく書き込まれるか否かを確認する。
しかしながら、上記従来技術は、一つの代表パッドPAD0,PAD4,・・・,PAD28を通じてメモリセルアレイ18にデータが書き込まれるとき、一つの代表パッドPAD0,PAD4,・・・,PAD28から4個のI/O端子PAD0,PAD1,PAD2,PAD3に同一のデータのみを送信する。したがって、4個のI/O端子PAD0,PAD1,PAD2,PAD3それぞれに‘1’または‘0’が書き込まれる。
この場合、隣接するI/O端子で他の形態のデータを書き込むときに不良が発生する場合、これを確認することが不可能である。メモリセルアレイ18で隣接するメモリセルにI/O端子、たとえば、PAD0〜PAD3を通じて1,1,1,1のデータが書き込まれる場合には書き込み検査に問題がなく、一方、1,0,1,0の形態でデータが書き込まれる場合には書き込み検査に問題があると仮定すれば、この問題について確認ができないという不具合がある。
このように、上記従来技術による半導体メモリ素子では、テスタのI/Oチャンネルの数を減らして効果的な並列検査を行うことは可能であるが、さらに多様なデータを使用して正確にメモリセルアレイ18の書き込み検査を行うのには限界がある。
米国特許第6323664号明細書
本発明が解決しようとする課題は、上記の不具合を解消するために、検査モードでデータの書き込みをするときに、それぞれの入出力端子(I/O端子)に同一でないデータを書き込むことができる半導体メモリ素子を提供することである。
本発明が解決しようとする他の課題は、上記不具合を解消するために、検査モードでデータの書き込みをするときに、それぞれのI/O端子に同一でないデータを書き込むことができる半導体メモリ素子の電気的検査方法を提供することである。
前記課題を解決するために、本発明による半導体メモリ素子は、データを保存するメモリセルアレイに設けられた複数のメモリセルと、前記メモリセルを個々に指定するためのアドレス端子と、前記アドレス端子で指定されたメモリセルにデータを書き込み、および、前記アドレス端子で指定されたメモリセルからデータを読み取るメモリセルアレイ検査モード時に、各メモリセルに接続された入出力端子をN個の入出力端子ごとに統合する複数の統合用入出力端子と、前記メモリセルアレイ検査モード時に、各統合用入出力端子の動作を制御して前記メモリセルアレイに少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込む制御信号発生端子とを備えることを特徴とする。
本発明の好ましい実施形態によれば、前記統合用入出力端子は、データ入力マルチプレクサを備え、前記制御信号発生端子は、データ入力マルチプレクサ(Data Input Multiplexer:DINMUX)と連結され、前記制御信号発生端子は、前記DINMUXと連結され、前記DINMUXは、前記制御信号発生端子から印加される制御信号クロックのトグリング(toggling)回数により前記入出力端子と前記メモリセルとの接続が制御されることを特徴とする。
また、本発明の好ましい実施形態によれば、前記制御信号発生端子は、前記メモリセルアレイ検査モード時に使用されない入出力端子が使用される。
前記他の課題を解決するために、本発明による半導体メモリ素子の電気的検査方法は、半導体メモリ素子が備えるメモリセルアレイの書き込み検査を開始するステップと、前記半導体メモリ素子が備える入出力端子をN個の入出力端子ごとに統合させ、複数の統合用入出力端子を形成するステップと、前記メモリセルアレイにデータの書き込みをするときに、各統合用入出力端子を使用して前記メモリセルアレイに少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込む制御信号発生端子を動作させるステップと、前記制御信号発生端子を利用して、前記半導体メモリ素子のメモリセルアレイに少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込むステップと、前記半導体メモリ素子のメモリセルアレイに書き込まれたデータパターンを確認するステップと、前記メモリセルアレイの書き込み検査を終了するステップとを含むことを特徴とする。
本発明の望ましい実施形態によれば、前記メモリセルアレイの書き込み検査は、EDS(Electrical Die Sort)検査に含まれるか、または、最終的な検査工程に含まれる。
本発明によれば、半導体メモリ素子を電気的に検査するときにテスタで使われるI/Oチャンネルの個数を効果的に減らすことができる。また、テスタのI/Oチャンネルを通じて半導体メモリ素子のメモリセルアレイに多様な形態のデータパターンを書き込むことができるので、半導体メモリ素子に対する電気的検査の正確度をさらに向上させることができる。
以下、添付された図面を参照して本発明の好ましい実施形態を詳細に説明する。なお、本発明はその技術的範囲の解釈に当たり本実施形態に限定されるものではない。
図3は、本実施形態において、半導体メモリ素子の検査モード時に、どのようにしてメモリセルアレイにデータが書き込まれるかを説明するためのブロック図である。
多様な形態のパターンデータを書き込むことができる本実施形態における半導体メモリ素子は、データを保存するメモリセルアレイ(2m(m=自然数)個のメモリセルを有するメモリセルアレイ)106、メモリセルアレイ106を構成する各メモリセルを個別に指定するために使用されるアドレス端子(A0〜AN)104、それぞれのメモリセルアレイ106にデータを書き込み、および、それぞれのメモリセルからデータを読み取るメモリセルアレイ106の検査モード時にN個の入出力端子(I/O端子)PAD0〜PAD31を一定の個数ずつ(本実施形態では4個ずつ)統合する統合用I/O端子MDQ0〜MDQ7、およびメモリセルアレイ106の検査モード時に、メモリセルアレイ106の各メモリセルにデータを書き込む際、統合用I/O端子MDQ0〜MDQ7で統合されたそれぞれのI/O端子PAD0〜PAD31に、少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込むことができる制御信号発生端子(CLK1〜CLKN)100を備える。
検査モード時には、統合用I/O端子MDQ0〜MDQ7のそれぞれにおいて4個のI/O端子が一つに統合され、統合型用I/O端子MDQ0〜MDQ7が全体として有しているI/O端子PAD0〜PAD31に、少なくとも1つ以上の0論理を含むビット列データからなるデータパターンが書き込まれる。このデータパターンの書き込みを可能にする手段は、制御信号発生端子(CLK1〜CLKN)100に連結されたDINMUX102である。制御信号発生端子100は、検査モードで使用されないPAD0〜PAD31以外の任意のI/O端子を使用する。
制御信号発生端子100は、I/O端子PAD0〜PAD31の代表パッドPAD0,PAD4,・・・,PAD28およびテスタ108のI/Oチャンネル110を連結している線路112に接続される。次に、DINMUX102で発生させるクロックのトグリングに同期して、統合用I/O端子のそれぞれのI/O端子、例えば、統合用I/O端子MDQ0では、PAD0,PAD1,PAD2,およびPAD3がテスタのI/Oチャンネル110と一つずつ順番に連結される。同じようにして統合用I/O端子MDQ1〜MDQ7も、DINMUX102で発生させるクロックのトグリングに同期して、I/O端子PAD4〜PAD31がそれぞれテスタのI/Oチャンネル110と一つずつ順番に連結される。
制御信号発生端子100からの制御信号クロックによって統合用I/O端子MDQ0〜MDQ7のデータ入力マルチプレクサを動作し、I/O端子PAD0〜PAD31が順番に指定されると、テスタ108のI/Oチャンネル110から、プローブカード/Dutボード114、統合用I/O端子MDQ0〜MDQ7、指定されているI/O端子PAD0〜PAD31のいずれか、およびI/O端子PAD0〜PAD31に連結されたデータ伝送路を通じて、データ入力バッファDIN_BUF0〜DIN_BUF31のいずれか、およびI/OドライバーIO DRV0〜IO DRV31いずれかを経て、メモリセルアレイ106のメモリセルデータが書き込まれる。すなわち、メモリセルアレイ106に少なくとも1つ以上の0論理を含むビット列データからなるデータパターンが書き込まれる。
本実施形態では、統合用I/O端子MDQ0〜MDQ7により統合されるI/O端子PAD0〜PAD31の個数を4個として説明したが、これは、2個あるいは8個などの2の倍数の個数に変形することもできる。また、制御信号発生端子100は、メモリセルアレイ106の検査モードで使用しないI/O端子を使用することを一例として説明したが、これは、半導体メモリ素子内において使用しない端子(Not Connection:NC)を利用することによっても制御信号発生端子を構成することができ、半導体メモリ素子の回路設計者により様々な形態に変形が可能である。
図4は、図3のDINMUX102がPAD0〜PAD3を選択するために、印加するクロックの一例を説明するためのタイミングチャートである。
図4に、図3の制御信号発生端子100を通じて統合用I/O端子MDQ0〜MDQ7に送信される制御信号を示す。制御信号クロック(a)の場合、T1区間のみでトグリングが発生して最初のI/Oパッド、例えば、PAD0が動作し、制御信号クロック(b)の場合、T1およびT2区間で2回のトグリングが発生して二番目のI/Oパッド、例えば、PAD1が動作され、制御信号クロック(c)の場合、T1〜T3区間で3回のトグリングが発生して三番目のI/Oパッド、例えば、PAD2が動作され、制御信号クロック(d)の場合、T1〜T4区間で4回のトグリングが発生して四番目のI/Oパッド、例えば、PAD3が動作する。
最後に、T1〜T5区間で5回のトグリングが発生する場合は、二つのI/O端子が対で動作するようにすることもできる。例えば、5回のトグリングが発生する場合には、PAD0およびPAD1が選択されるか、または逆に、PAD2およびPAD3を同時に選択可能にすることもできる。制御信号クロック(a)〜(e)によりI/O端子PAD0〜PAD31を選択する方式は、半導体メモリ素子の回路設計者により他の方式で実現可能であるが、本実施形態では、そのうちの一例のみを示している。
図5は、本発明による電気的検査方法の手順を説明するための示すフローチャートである。
図5に示すように、まず、半導体メモリ素子に対する電気的検査を開始する。この際には、通常行われるDC特性検査および他の機能検査も行われる。次に、メモリセルアレイの書き込み検査が開始される。前記メモリセルアレイの書き込み検査では、半導体メモリ素子が備えるN個のI/O端子が一定の個数ずつ統合される(S100)。前記Nの値は、2の倍数であって、統合されるI/O端子は、2個、4個、または8個となる。次に、前記統合されたI/O端子の1つをテスタ108と連結させる(S110)。
それぞれの統合用I/O端子のそれぞれのI/O端子を通じてメモリセル106に少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込むために、制御信号発生端子に図4の制御信号クロックを印加して、制御信号発生端子を動作させる(S120)。次に、前記制御信号発生端子を利用してメモリセルアレイ106に少なくとも1つ以上の0論理を含むビット列データからなるデータパターン、例えば、1,0,1,0のように隣接するI/O端子が異なる論理値となっているデータパターンを書き込む動作を行う(S130)。そして、書き込まれた同一でないデータを確認する過程(S140)を通じて半導体メモリ素子のメモリセルアレイの機能を点検した後、検査を終了する。なお、上記の実施形態では、少なくとも1つ以上の0論理を含むビット列データからなるデータパターンとして、1,0,1,0のように隣接する論理値が異なるデータパターンを例示したが、少なくとも1つ以上の0論理を含むビット列データからなるデータパターンとしてはこのデータパターンのみに限られるものではない。
本発明は、半導体メモリ素子関連の技術分野に適用可能である。
100 制御信号発生端子、 102 DINMUX、
104 アドレス端子、
106 メモリセルアレイ、
108 テスタ、
110 I/Oチャンネル、
112 線路、
114 プローブカード/Dutボード、
PAD0〜PAD31,MDQ0〜MDQ7 I/O端子 、
DIN_BUF0〜DIN_BUF31 入力バッファ、
IO DRV0〜IO DRV31 I/Oドライバー。
104 アドレス端子、
106 メモリセルアレイ、
108 テスタ、
110 I/Oチャンネル、
112 線路、
114 プローブカード/Dutボード、
PAD0〜PAD31,MDQ0〜MDQ7 I/O端子 、
DIN_BUF0〜DIN_BUF31 入力バッファ、
IO DRV0〜IO DRV31 I/Oドライバー。
Claims (18)
- データを保存するメモリセルアレイに設けられた複数のメモリセルと、
前記メモリセルを個々に指定するためのアドレス端子と、
前記アドレス端子で指定されたメモリセルにデータを書き込み、および、前記アドレス端子で指定されたメモリセルからデータを読み取るメモリセルアレイ検査モード時に、各メモリセルに接続された入出力端子をN個の入出力端子ごとに統合する複数の統合用入出力端子と、
前記メモリセルアレイ検査モード時に、各統合用入出力端子の動作を制御して前記メモリセルアレイに少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込む制御信号発生端子と、
を備えることを特徴とする半導体メモリ素子。 - 前記統合用入出力端子は、データ入力マルチプレクサを備え、
前記制御信号発生端子は、前記データ入力マルチプレクサに連結されることを特徴とする請求項1に記載の半導体メモリ素子。 - 前記データ入力マルチプレクサは、前記制御信号端子から印可される制御信号クロックのトグリング回数により前記入出力端子と前記メモリセルとの接続が制御されることを特徴とする請求項2に記載の半導体メモリ素子。
- 前記制御信号発生端子は、前記メモリセルアレイ検査モード時に使用されない入出力端子が使用されることを特徴とする請求項1に記載の半導体メモリ素子。
- 前記統合用入出力端子は、前記メモリセルアレイ検査モード時に、テスタが備える一つの入出力チャンネルに連結されることを特徴とする請求項1に記載の半導体メモリ素子。
- 前記統合用入出力端子は、2n個(n=自然数)の前記入出力端子を有することを特徴とする請求項1に記載の半導体メモリ素子。
- 前記メモリセルアレイ検査モードは、2m(m=自然数)個のメモリセルについての書き込み機能を検査するモードであることを特徴とする請求項1に記載の半導体メモリ素子。
- 前記メモリセルアレイ検査モードは、EDS(Electrical Die Sort)検査に含まれることを特徴とする請求項1に記載の半導体メモリ素子。
- 前記メモリセルアレイの検査モードは、半導体メモリ素子の最終の検査工程に含まれることを特徴とする請求項1に記載の半導体メモリ素子。
- 半導体メモリ素子が備えるメモリセルアレイの書き込み検査を開始するステップと、
前記半導体メモリ素子が備える入出力端子をN個の入出力端子ごとに統合させ、複数の統合用入出力端子を形成するステップと、
前記メモリセルアレイにデータの書き込みをするときに、各統合用入出力端子を使用して前記メモリセルアレイに同一でない形態のデータパターンを書き込む制御信号発生端子を動作させるステップと、
前記制御信号発生端子を利用して、前記半導体メモリ素子のメモリセルアレイに少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込むステップと、
前記半導体メモリ素子のメモリセルアレイに書き込まれたデータパターンを確認するステップと、
前記メモリセルアレイの書き込み検査を終了するステップと、
を含むことを特徴とする半導体メモリ素子の電気的検査方法。 - 前記複数の統合用入出力端子を形成するステップの後に、
前記統合用入出力端子をテスタが備える一つの入出力チャンネルに連結するステップをさらに含むことを特徴とする請求項10に記載の半導体メモリ素子の電気的検査方法。 - 前記N個の入出力端子は、2の倍数個であることを特徴とする請求項10に記載の半導体メモリ素子の電気的検査方法。
- 前記制御信号発生端子は、前記統合用入出力端子が備えるデータ入力マルチプレクサに連結されることを特徴とする請求項10に記載の半導体メモリ素子の電気的検査方法。
- 前記制御信号発生端子を利用して前記半導体メモリセルアレイに、少なくとも1つ以上の0論理を含むビット列データからなるデータパターンを書き込むには、前記制御信号発生端子から印加される制御信号クロックのトグリングを利用してそれぞれの前記入出力端子を指定することによって前記データパターンを書き込むことを特徴とする請求項10に記載の半導体メモリ素子の電気的検査方法。
- 前記メモリセルアレイの書き込み検査は、2m(m=自然数)個のメモリセルアレイについての書き込み検査であることを特徴とする請求項10に記載の半導体メモリ素子の電気的検査方法。
- 前記制御信号発生端子は、前記2m個のメモリセルについての書き込み検査で使用されない入出力端子が使用されることを特徴とする請求項15に記載の半導体メモリ素子の電気的検査方法。
- 前記メモリセルアレイの書き込み検査は、EDS検査に含まれることを特徴とする請求項10に記載の半導体メモリ素子の電気的検査方法。
- 前記メモリセルアレイの書き込み検査は、半導体メモリ素子の最終の検査工程に含まれることを特徴とする請求項10に記載の半導体メモリ素子の電気的検査方法。
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2008
- 2008-08-29 US US12/201,996 patent/US20080316846A1/en not_active Abandoned
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