JP2008102045A - 半導体集積回路および半導体集積回路の検査方法 - Google Patents

Abstract

【課題】端子を増やさずに出力判定の期待値を外部から入力できるようにし、設計の容易性、テストパターンの拡張性を高めることができ、また、検査時間を短縮することができる半導体集積回路および半導体集積回路の検査方法を提供する。
【解決手段】出力圧縮回路１１２で各スキャンチェーン１１１に含まれる最後のスキャン機能付きフリップフロップ回路１２の出力を集計して圧縮し、期待値判定回路１１４により、出力圧縮回路１１２から出力された各スキャンチェーン１１１からの出力の集計値と、期待値保持回路１１３に外部から書き込まれた期待値とを比較し、その比較による良否の判定結果を期待値判定回路１１４の１出力端子１１６から外部に出力するとともに、その判定結果をシステムリセットに関係なく保持する。
【選択図】図１

Description

本発明は、ウェーハ一括プローブを用いてバーンインおよび検査を行う半導体検査工程における半導体集積回路および半導体集積回路の検査方法に関するものである。

従来から、半導体デバイスやウェーハにおいては、製造初期に発生する不良品をスクリーニングするために、半導体デバイスやウェーハを高温、高電圧条件下で動作させることにより加速試験を行っているが、これをバーンインと呼ぶ。

近年では、ウェーハレベルで一括バーンインする技術（以降、ウェーハレベルバーンインと言う）が行なわれることが多くなっている。ウェーハレベルバーンインでは、デバイスの電源電極、複数の入出力電極に、それぞれ高電圧、信号を入力して動作させて検査を行う。

一方、半導体集積回路においては、プロセスの微細化による高集積化で、検査の複雑化、かつ多ピン化が進む中にあって、検査を容易に行うための回路工夫としてＤＦＴ（Ｄｅｓｉｇｎ ｆｏｒ Ｔｅｓｔ）技術が進化しており、自走式検査回路としてＢＩＳＴ（Ｂｕｉｌｔ ｉｎ ｓｅｌｆ ｔｅｓｔ）も搭載され始めている。

この検査容易化技術は、ウェーハレベルでテストを行う際のピン数削減に大きく貢献する技術であり、本技術とウェーハレベルバーンインのプロービング技術とを合わせて、近年、プローブ検査やパッケージ状態の検査をウェーハレベルで一括して実行しようとする試みがされている。

ここで、従来のウェーハレベルバーンインにおけるＤＦＴの構成について、図５を用いて説明する（例えば、特許文献１を参照）。
図５は従来の半導体集積回路におけるＤＦＴの構成を示す回路図である。図５において、５０１はバーンインモード選択回路、５０２はスキャン機能付きフリップフロップ回路、５０３は組み合わせ回路、５０４は疑似乱数発生回路、５０５は出力判定回路、５０７は外部からリセット信号ＲＳが入力されるリセット端子、５０８はスキャンシフト／キャプチャー切り替え端子、５０９はバーンインモード選択回路５０１の切り替えを設定するバーンインモード設定端子、なお、図示していないが、各スキャン機能付きフリップフロップ回路５０２のクロック入力端子には同一のクロックが入力されるものとする。

図５における半導体集積回路は、複数の組み合わせ回路５０３と複数のスキャン機能付きフリップフロップ回路５０２とを有するスキャンチェーン保有部を、第１〜第ｍのｍ個備えている。なお、Ｓ１、Ｓ２、・・・・、Ｓｍはそれぞれ第１、第２、・・・・、第ｍのスキャンチェーン保有部における最終段のスキャン機能付きフリップフロップ回路５０２の出力である。

本従来例では、疑似乱数発生回路５０４を第１のスキャンチェーン保有部で設計を行ない、その疑似乱数発生回路５０４で生成された出力信号ｆを、図５に示すように、全てのスキャンチェーン保有部の初段のスキャン機能付きフリップフロップ回路５０２の入力に、バーンインモード選択回路５０１を介して供給するようにしている。

この構成により、全てのスキャンチェーン保有部に対し乱数を供給することができ、バーンインテスト時に回路全体に適切なストレスを印加することができ、また、内部で擬似乱数を発生させることで、外部からスキャン入力を行う必要がないため、少ない端子数で半導体集積回路を動作させることができる。

上記の出力判定回路５０５は、具体的には、図６に示すように構成される。各スキャンチェーン保有部の最終段のスキャン機能付きフリップフロップ回路５０２の出力信号Ｓ１、Ｓ２、・・・・、Ｓｍを一定期間ごとにモニターして、ストレスが正しく印加されていないか、もしくは回路が故障して誤動作をしている場合に、その状態がわかるような判定信号Ｕ１、Ｕ２、・・・・、Ｕｍを出力信号とする回路である。

ＥＸ−ＮＯＲ回路６１６、６１７、６１８のそれぞれで比較されるタイミングにおける期待値がＭ１１〜Ｍ２３であり、予めシミュレーションにより出力信号Ｓ１〜Ｓｍの期待値を算出し、設定しておく。

以上の従来例によれば、複数のスキャンチェーンを構成しスキャン設計を行なう場合に、一つのスキャンチェーン保有部に疑似乱数発生回路１４を設け、その出力信号ｆを、全てのスキャンチェーン保有部の初段のスキャン機能付きフリップフロップ回路５０２の入力に供給することにより、全てのスキャンチェーン保有部に対し乱数を供給することができ、バーンインテストを行う際に回路全体に適切なストレスを印加することができる。

さらに、出力判定回路５０５を設けたことにより、バーンインテストを行う際に、正しくストレス印加がされ、回路が故障なく正常に動作しているかどうかを判定することができ、信頼性テストの信頼度を向上させることができ、不具合のあるチップをそのまま次工程に持ち込むことを防ぐことができる。

なお、上記従来例における出力判定回路５０５では、図６に示すように、判定信号Ｕ１〜Ｕｍをそれぞれの判定信号出力端子６２０〜６２２から出力するようにしたが、それぞれの判定信号出力端子６２０〜６２２を設けずに、図７に示すように、各フリップフロップ回路６１５から出力される判定信号Ｕ１〜ＵｍをＡＮＤ回路７０３に入力し、そのＡＮＤ回路７０３の出力を判定信号Ｕとして１つの判定信号出力端子７０４から出力するように構成してもよい。

この場合、判定信号Ｕが“Ｈ”のときは、ストレスが正しく印加され、第１〜第ｍのスキャンチェーン保有部を構成する回路が故障なく正常に動作していると判断でき、判定信号Ｕが“Ｌ”となったときは、ストレスが正しく印加されていないか、もしくは第１〜第ｍのスキャンチェーン保有部を構成する回路が故障していると判断できる。また、ＡＮＤ回路７０３の代わりにＮＡＮＤ回路を設けてもよく、この場合、判定信号Ｕの“Ｈ”と“Ｌ”の判定結果が逆になる。

更に、ウェーハレベルバーンインでは、ウェーハを一括してコンタクトし、動作させる特徴を持っているが、バーンイン装置によっては、判定信号を受信するコンパレータ数が少ない場合があり、コンパレータが少なくても、複数回に分けて検査装置が受信できるよう、出力制御端子７０７からの出力制御信号８００を入力に持つトライステートバッファ７０５を介する回路が、出力を制御する回路として搭載される場合が多い。

次に、上記の半導体集積回路を設けたウェーハを、ウェーハ一括という形式でバーンインテストする従来の方法に関して図８を用いて説明する。なお、ウェーハに一括でコンタクトする手法に関しては、松下電器産業株式会社において３層構造の一括用プローブ等として実現化されている。また、図８では、ウェーハ上に構成された複数の半導体集積回路のうちで、２つの半導体集積回路Ｃ１、Ｃ２を一括で動作させることを想定している。

図８において、５０７は図５記載のリセット端子、５０８は図５記載のスキャンシフト／キャプチャー切り替え端子、５０９は図５記載のバーンインモード設定端子、７０７は図７記載のトライステートバッファ７０５の出力を制御する出力制御信号８００が入力される出力制御端子であり、Ｃ１側の出力制御端子７０７に入力される出力制御信号８００−１によりＣ１の出力が制御され、Ｃ２側の出力制御端子７０７に入力される出力制御信号８００−２によりＣ２の出力が制御される。

８０１〜８０４は２つの半導体集積回路に共通に接続される信号であって、８０１はバーンインモード設定信号であり、Ｃ１、Ｃ２のバーンインモード設定端子５０９に接続され、半導体集積回路のバーンインモードを設定する信号として、検査装置からウェーハ８０６に供給する。８０２はスキャンシフト／キャプチャー切り替え信号であり、Ｃ１、Ｃ２のスキャンシフト／キャプチャー切り替え端子５０８に接続され、半導体集積回路のスキャン動作を設定する信号として、検査装置からウェーハ８０６に供給する。８０３はリセット信号であり、Ｃ１、Ｃ２のリセット端子５０７に接続され、半導体集積回路の初期化動作を行う信号として、検査装置からウェーハ８０６に供給する。８０４は基準クロックであり、Ｃ１、Ｃ２の当該端子からＣ１、Ｃ２内の各スキャン機能付きフリップフロップ回路のクロック入力端子に接続され、半導体集積回路の動作タイミングの基準になる信号として、検査装置からウェーハ８０６に供給する。８０５は良・不良出力信号であり、Ｃ１、Ｃ２の図７に示す出力端子７０６に接続され、Ｃ１、Ｃ２からおのおの個別に出力される判定結果を示す信号として、ウェーハ８０６から検査装置に転送する。

この構成によると、ウェーハ上の複数の半導体集積回路は、８０１〜８０４の信号により一括で動作させることができる。
更に、Ｃ１の動作が正しいかどうかを確認するためには、まず、Ｃ１に対する出力制御端子７０７の出力制御信号８００−１がイネーブルになるように、出力制御端子７０７への出力制御信号８００−１を制御する。このとき、出力制御信号８００−２は、Ｃ２に対する出力制御端子７０７の出力制御信号８００−２がディスエーブルになるように制御されている。出力制御端子７０７への出力制御信号８００−１、８００−２の信号状態で、リセット端子５０７へのリセット信号８０３により初期リセットをかけた以降、基準クロック８０４を供給し、バーンインテストを行う。バーンインテストの結果は、出力判定回路５０５ので判定後に、図７のＡＮＤ回路で集約されて、出力される。

これで、Ｃ１が正しく動作していたかどうかを確認することができる。
次に、Ｃ２が正しく動作していたかどうかを確認するためには、まず、Ｃ２に対する出力制御端子７０７の出力制御信号８００−２がイネーブルになるように、出力制御端子７０７への出力制御信号８００−２を制御する。このとき、出力制御信号８００−１は、Ｃ１に対する出力制御端子７０７の出力制御信号８００−１がディスエーブルになるように制御されている。出力制御端子７０７への出力制御信号８００−１、８００−２の信号状態で、リセット端子５０７へのリセット信号８０３により初期リセットをかけた以降、基準クロック８０４を供給し、バーンインテストを行う。バーンインテストの結果は、出力判定回路５０５で判定後に、図７のＡＮＤ回路で集約されて、出力される。

なお、本従来例では、２つの半導体集積回路で構成されたウェーハで説明しているが、ｎ個の半導体集積回路が並ぶ場合、上記の内容をｎ回繰り返し実行し、ウェーハ全体の動作確認を実施する。

上記のように、動作が正しいかどうかを確認するフローとしては、図１０に示すように、確認したい半導体集積回路の出力制御をイネーブルにし、動作試験を行い、判定を読み出すという行為をｎ回繰り返すことでウェーハ全体の動作確認を実行する。

本従来例では、２つの半導体集積回路Ｃ１、Ｃ２が、出力端子７０６から良・不良出力信号８０５を出力するための１つの配線に共通接続されているが、実際には、ウェーハには複数行列の半導体集積回路が構成されるので、図９のような複数行列（ｍ、Ｍ）を接続するのが通常である。

上記のように、従来の半導体集積回路の構成によれば、少ない端子数で動作させて、動作確認まで行えることで、ウェーハ一括バーンインテストを容易に行うことができる。
特開２０００−２２７４５８号公報

上記のような従来の検査容易化技術は、ウェーハレベルでテストを行う際のピン数削減に大きく貢献する技術であり、本技術と量産で適用を開始されているウェーハレベルバーンインのプロービング技術と合わせて、近年、プローブ検査やパッケージ状態の検査をウェーハレベルで一括して実施しようとする試みがされている。

しかし、上記の半導体集積回路では、半導体集積回路の良否を判定する出力判定回路の期待値を内部に設定していることから、半導体集積回路設計時にシミュレーションを行った結果に間違いがあると、再設計が必要になるという問題があった。

また、ウェーハバーンインを行う際に、動作確認を行うために、一括ではなくブロック単位で動作させる必要があり、また、判定を行うために毎回動作をさせる必要があることから、検査時間が長いという問題もあった。

本発明は、上記従来の問題点を解決するもので、端子を増やさずに出力判定の期待値を外部から入力できるようにし、設計の容易性、テストパターンの拡張性を高めることができ、また、検査時間を短縮することができる半導体集積回路および半導体集積回路の検査方法を提供する。

上記の課題を解決するために、本発明の請求項１記載の半導体集積回路は、組み合わせ回路と、複数のスキャンチェーンと、この各々のスキャンチェーンに含まれるスキャン機能付きフリップフロップ回路の最後のスキャン機能付きフリップフロップ回路の出力が入力されスキャンチェーンの出力を集計する出力圧縮回路と、外部から期待値の書き込みを行うことのできる期待値保持回路と、前記出力圧縮回路の圧縮した出力と前記期待値保持回路の期待値が入力される期待値判定回路とからなり、前記期待値判定回路は、前記出力圧縮回路の圧縮出力と前記期待値保持回路の期待値を比較し、判定結果を１出力端子から外部出力する機能を有することを特徴とする。

また、本発明の請求項２記載の半導体集積回路は、組み合わせ回路と、複数のスキャンチェーンと、この各々のスキャンチェーンに含まれるスキャン機能付きフリップフロップ回路の最後のスキャン機能付きフリップフロップ回路の出力が入力されスキャンチェーンの出力を集計する出力圧縮回路と、外部から期待値の書き込みを行うことのできる期待値保持回路と、前記出力圧縮回路の圧縮した出力と前記期待値保持回路の期待値が入力される期待値判定回路とからなり、前記期待値保持回路は、前記外部からの期待値を前記スキャンチェーンの入力端子を介して書き込み、前記期待値判定回路は、前記出力圧縮回路の圧縮出力と前記期待値保持回路の期待値を比較し、判定結果を１出力端子から外部出力する機能を有することを特徴とする。

また、本発明の請求項３記載の半導体集積回路は、組み合わせ回路と、複数のスキャンチェーンと、この各々のスキャンチェーンに含まれるスキャン機能付きフリップフロップ回路の最後のスキャン機能付きフリップフロップ回路の出力が入力されスキャンチェーンの出力を集計する出力圧縮回路と、外部から期待値の書き込みを行うことのできる期待値保持回路と、前記出力圧縮回路の圧縮した出力と前記期待値保持回路の期待値が入力される期待値判定回路とからなり、前記期待値保持回路は、前記外部からの期待値を前記期待値判定回路の出力端子を介して書き込み、前記期待値判定回路は、前記出力圧縮回路の圧縮出力と前記期待値保持回路の期待値を比較し、判定結果を１出力端子から外部出力する機能を有することを特徴とする。

また、本発明の請求項４記載の半導体集積回路は、組み合わせ回路と、複数のスキャンチェーンと、この各々のスキャンチェーンに含まれるスキャン機能付きフリップフロップ回路の最後のスキャン機能付きフリップフロップ回路の出力が入力されスキャンチェーンの出力を集計する出力圧縮回路と、外部から期待値の書き込みを行うことのできる期待値保持回路と、前記出力圧縮回路の圧縮した出力と前記期待値保持回路の期待値が入力される期待値判定回路とからなり、前記期待値判定回路は、専用に設けられた初期化端子を有し、前記初期化端子から初期化命令を受けるまでは、判定結果を保持し続けるとともに、出力命令により前記判定結果を出力する機能を有することを特徴とする。

また、本発明の請求項５記載の半導体集積回路の検査方法は、請求項４記載の半導体集積回路が複数形成されたウェーハに対して、一括で前記半導体集積回路の検査用端子にコンタクトすることのできる検査用プローブを有する半導体検査装置を用い、前記検査用プローブを通じて、前記ウェーハ上の複数の前記半導体集積回路を検査する検査方法であって、前記半導体集積回路の検査用端子にコンタクトされた前記検査用プローブに一括で電圧もしくは信号を供給して、前記ウェーハ上の複数の前記半導体集積回路を一括に検査する工程と、前記検査工程の後に、同時に１つ以上の前記半導体集積回路の出力をモニターする工程とを有し、前記モニターする工程とともに、前記検査用プローブに一括で電圧もしくは信号を供給して検査を行ったごとに、前記半導体集積回路に対する前記判定結果を、前記半導体検査装置の良・不良判定受信部に出力することを特徴とする。

以上のように本発明によれば、出力圧縮回路で各スキャンチェーンに含まれる最後のスキャン機能付きフリップフロップ回路の出力を集計して圧縮し、期待値判定回路により、出力圧縮回路から出力された各スキャンチェーンからの出力の集計値と、期待値保持回路に外部から書き込まれた期待値とを比較し、その比較による判定結果を期待値判定回路の１出力端子から外部に出力することができるとともに、その判定結果をシステムリセットに関係なく保持することができる。

そのため、端子を増やさずに、出力判定の期待値を外部から入力することができ、ウェーハ一括でのコンタクト性を損なうこと無く、且つ、設計の容易性、テストパターンの拡張性を高めることができ、更には、動作を確認する時間を短縮することができる。

以下、本発明の実施の形態を示す半導体集積回路および半導体集積回路の検査方法を、図面に基づいて詳細に説明する。
（実施の形態１）
本発明の実施の形態１は、半導体集積回路に関するものであり、図１を用いて、詳細に説明する。

図１において、１０１はテストモード設定端子、１０２はスキャンシフト／キャプチャー切り替え端子、１０３はリセット端子、１０４は基準クロック入力端子、１０５〜１０８は期待値入力／スキャン入力端子、１０９は出力制御端子、１１０は期待値入力とスキャン入力を切り替える切替回路、１１１はスキャンチェーン、１１２は出力圧縮回路、１１３は期待値保持回路、１１４は期待値判定回路、１１５は出力制御端子１０９からの出力制御信号を入力に持つトライステートバッファ、１１６は出力端子である。

また、この半導体集積回路には、スキャンチェーン１１１を複数設けており、個々のスキャンチェーン１１１は、ブロックＡに示すように、複数の組み合わせ回路Ｋ１と、組み合わせ回路Ｋ１を挟んで設けられた複数のスキャン機能付きフリップフロップ回路１２とを有している。

そして、個々のスキャンチェーン１１１には、この半導体集積回路に対してスキャンテストを実行する際に、期待値入力／スキャン入力端子１０５〜１０８の各端子からそれぞれの切替回路１１０を通じて、期待値入力／スキャン入力信号１２６〜１２９の各スキャン入力信号が入力される。

また、スキャンチェーン１１１内の各スキャン機能付きフリップフロップ回路１２は、スキャンシフト／キャプチャー切り替え端子１０２から入力されるスキャンシフト／キャプチャー切り替え信号により、シフトモードまたはキャプチャモードに設定される。スキャン機能付きフリップフロップ回路１２は、シフトモードに設定されると、シフト動作時のデータ経路Ｔの信号を入力し、キャプチャモードに設定されると、組み合わせ回路Ｋ１が存在する通常動作時のデータ経路Ｎの信号を入力する。

一方、期待値保持回路１１３には、この半導体集積回路に対してスキャンテストを実行する際に、予め、期待値入力／スキャン入力端子１０５〜１０８の各端子からそれぞれの切替回路１１０を通じて、期待値入力／スキャン入力信号１２６〜１２９の各期待値入力信号が入力され、半導体集積回路の良・不良判定時において良品判定する場合に出力圧縮回路１１２での集計圧縮で得られるべき論理値が期待値として保持される。

ここで、上記の半導体集積回路に対してスキャンテストを実行する際には、まず、切替回路１１０により、期待値入力／スキャン入力端子１０５〜１０８を、それぞれ期待値保持回路１１３側に接続し、事前に、上記の期待値を、期待値入力／スキャン入力信号１２６〜１２９の各期待値入力信号として、期待値入力／スキャン入力端子１０５〜１０８から切替回路１１０を通じて、期待値保持回路１１３に転送しておく。

次に、外部から基準クロック入力端子１０４を通じて基準クロック１２５を入力し、この基準クロック１２５に同期して、個々のスキャンチェーン１１１に、期待値入力／スキャン入力端子１０５〜１０８の各端子からそれぞれの切替回路１１０を通じて、期待値入力／スキャン入力信号１２６〜１２９の各スキャン入力信号を入力することで、半導体集積回路の組み合わせ回路Ｋ１が活性化され、テストが行われる。

スキャンチェーンの最終段からは、基準クロック１２５に同期して、順次固有の“Ｈ”または“Ｌ”の値が、出力されるが、この出力は、出力圧縮回路１１２により時間軸で圧縮される。この出力圧縮回路１１２としては、例えばシグネチャ解析用のスペースコンパクタ／多入力シフトレジスタ（ＭＩＳＲ）などがある。

次に、出力圧縮回路１１２から判定時点の論理値を期待値判定回路１１４に転送する。期待値判定回路１１４は、期待値保持回路１１３に保持されている期待値と出力圧縮回路１１２からの出力を比較して、それら各値の一致具合に応じて、当該半導体集積回路の電気動作的な良・不良を判定し、その判定結果を、トライステートバッファ１１５を通じて出力端子１１６から、良・不良出力信号３０５として外部に出力する。

上記に示すように、本実施の形態によれば、期待値入力／スキャン入力端子１０５〜１０８を用い、期待値を、外部から期待値入力／スキャン入力端子１０５〜１０８および切替回路１１０を通じて、期待値保持回路１１３に入力することによって、半導体集積回路に対して動作確認から良・不良の判定結果までを実行することができる。

これにより、半導体集積回路の端子数を増加すること無く、外部から期待値を入力することができ、半導体集積回路内に事前に期待値を持たせる場合と比較して、設計ミスを低減することができる。

また、本実施の形態では、期待値保持回路１１３に対して、期待値をスキャン入力端子から並列に入力することで、高速に動作させることができる。
（実施の形態２）
本発明の実施の形態２は、半導体集積回路に関するものであり、図２を用いて、詳細に説明する。

図２において、１０１はテストモード設定端子、１０２はスキャンシフト／キャプチャー切り替え端子、１０３はリセット端子、１０４は基準クロック入力端子、１１８〜１２１はスキャン入力端子、１０９は出力制御端子、１１１はスキャンチェーン、１１２は出力圧縮回路、１１３は期待値保持回路、１１４は期待値判定回路、１１５は入出力制御端子２０１からの入出力制御信号２０６を入力に持つトライステートバッファ、２０７は入出力端子、１１７は期待値入力バッファである。

また、この半導体集積回路には、スキャンチェーン１１１を複数設けており、個々のスキャンチェーン１１１は、ブロックＡに示すように、複数の組み合わせ回路Ｋ１と、組み合わせ回路Ｋ１を挟んで設けられた複数のスキャン機能付きフリップフロップ回路１２とを有している。

そして、個々のスキャンチェーン１１１には、この半導体集積回路に対してスキャンテストを実行する際に、スキャン入力端子１１８〜１２１の各端子を通じて、スキャン入力信号２０２〜２０５の各信号が入力される。

また、スキャンチェーン１１１内の各スキャン機能付きフリップフロップ回路１２は、スキャンシフト／キャプチャー切り替え端子１０２から入力されるスキャンシフト／キャプチャー切り替え信号により、シフトモードまたはキャプチャモードに設定される。スキャン機能付きフリップフロップ回路１２は、シフトモードに設定されると、シフト動作時のデータ経路Ｔの信号を入力し、キャプチャモードに設定されると、組み合わせ回路Ｋ１が存在する通常動作時のデータ経路Ｎの信号を入力する。

一方、期待値保持回路１１３には、この半導体集積回路に対してスキャンテストを実行する際に、予め、入出力端子２０７から期待値入力バッファ１１７を通じて、期待値入力／良・不良出力信号２０８の期待値入力信号が入力され、半導体集積回路の良・不良判定時において良品判定する場合に出力圧縮回路１１２での集計圧縮で得られるべき論理値が期待値として保持される。

ここで、上記の半導体集積回路に対してスキャンテストを実行する際には、まず入出力制御端子２０１からの入出力制御信号２０６をディスエーブル状態にしてトライステートバッファ１１５の動作を停止し、事前に、半導体集積回路の良・不良判定時において良品判定する場合に出力圧縮回路１１２での集計圧縮で得られるべき論理値としての期待値を、入出力端子２０７から期待値入力バッファ１１７を通じて、期待値保持回路１１３に転送しておく。

次に、外部から基準クロック入力端子１０４を通じて基準クロック１２５を入力し、この基準クロック１２５に同期して、個々のスキャンチェーン１１１に、スキャン入力端子１１８〜１２１の各端子を通じて、スキャン入力信号２０２〜２０５の各信号を入力することで、半導体集積回路の組み合わせ回路Ｋ１が活性化され、テストが行われる。

スキャンチェーンの最終段からは、基準クロック１２５に同期して、順次固有の“Ｈ”または“Ｌ”の値が、出力されるが、この出力は、出力圧縮回路１１２により時間軸で圧縮される。この出力圧縮回路１１２としては、例えばシグネチャ解析用のスペースコンパクタ／多入力シフトレジスタ（ＭＩＳＲ）などがある。

次に、出力圧縮回路１１２から判定時点の論理値を期待値判定回路１１４に転送する。期待値判定回路は、期待値保持回路１１３に保持されている期待値と出力圧縮回路１１２からの出力を比較して、それら各値の一致具合に応じて、当該半導体集積回路の電気動作的な良・不良を判定し、その判定結果を、トライステートバッファ１１５を通じて入出力端子２０７から、期待値入力／良・不良出力信号２０８の良・不良出力信号として外部に出力する。

上記に示すように、本実施の形態によれば、入出力端子２０７を用い、期待値を、外部から入出力端子２０７および期待値入力バッファ１１７を通じて、期待値保持回路１１３に入力することによって、半導体集積回路に対して動作確認から良・不良の判定結果までを実行することができる。

これにより、半導体集積回路の端子数を増加すること無く、外部から期待値を入力することができ、半導体集積回路内に事前に期待値を持たせる場合と比較して、設計ミスを低減することができる。
（実施の形態３）
本発明の実施の形態３は、半導体集積回路に関するものであり、実施の形態１、２では述べていないが、図１、２において、期待値判定回路１１４が、スキャンリセット信号などによりこのシステムがリセットされる状態でも、実施の形態１、２で説明した判定結果を保持し続ける機能を有する。

ここで、上記のように実施の形態１、２で説明した判定結果を保持し続ける機能を実現化する方法としては、例えば、期待値判定回路１１４に対するリセット信号をシステム全体のリセット信号と分離して、期待値判定回路１１４をシステムに対して個別にリセットできるようにしておき、保持している判定結果が不要になったときや保持している判定結果を強制的に消去するなど判定結果を消去する必要が発生したときにのみ期待値判定回路１１４に対してリセット信号を入力してリセットする方法でもかまわないし、システム全体のリセット信号の入力に関係なく、期待値判定回路１１４において新たに判定結果を上書きするまで保持するように機能させてもかまわない。

また、本実施の形態の半導体集積回路において、期待値判定回路１１４は、前記のように保持された判定結果を外部からの出力命令により任意に出力することができる機能を有する。

この機能を実現化するためには、例えば、半導体集積回路に対して、実施の形態１における出力制御信号１３０、または実施の形態２における入出力制御信号２０６を用い、これらの制御信号を入力することにより、その制御信号における信号状態に応じて任意に保持された判定結果を外部に出力するように機能させてもかまわない。

以上のように、期待値判定回路に対して、その判定結果がシステムリセットによらず保持されることと、その判定結果の出力制御が可能なことにより、ウェーハレベルバーンイン・テスト時に動作できていたかを確認する時間を大幅に削減することができる。なお、この期待値判定回路の判定結果が動作中保持された場合のウェーハレベルバーンイン・テスト時の検査方法に関しては、以下の実施の形態４で詳細に説明する。
（実施の形態４）
本発明の実施の形態４は、半導体集積回路に関するものであり、図３を用いて、詳細に説明する。なお、ウェーハに一括でコンタクトする手法に関しては、松下電器産業株式会社において３層構造の一括用プローブ等として実現化されている。また、図３では、ウェーハ上に構成された複数の半導体集積回路のうちで、２つの半導体集積回路Ｃ１、Ｃ２を一括で動作させることを想定している。

図３において、１０１は図１、２記載のテストモード設定端子、１０２は図１、２記載のスキャンシフト／キャプチャー切り替え端子、１０３は図１、２記載のリセット端子、１０４は図１、２記載の基準クロック入力端子、１０９は図１記載の出力制御用のトライステートバッファ１１５を制御する出力制御端子であり、Ｃ１側の出力制御端子１０９に入力される出力制御信号１３０−１によりＣ１の出力が制御され、Ｃ２側の出力制御端子１０９に入力される出力制御信号１３０−２によりＣ２の出力が制御される。

また、１２２〜１２５、１２６〜１２９の各信号は、外部の検査装置から、Ｃ１およびＣ２を含む複数の半導体集積回路に対して共通に接続され入力される信号である。１２２はテストモード設定信号であり、Ｃ１、Ｃ２のテストモード設定端子１０１に接続され、半導体集積回路のバーンインやテストモードを設定する信号として、外部の検査装置からウェーハ３０６に供給する。１２３はスキャンシフト／キャプチャー切り替え信号であり、Ｃ１、Ｃ２のスキャンシフト／キャプチャー切り替え端子１０２に接続され、半導体集積回路のスキャン動作を行う信号として、外部の検査装置からウェーハ３０６に供給する。１２４はリセット信号であり、Ｃ１、Ｃ２のリセット端子１０３に接続され、半導体集積回路の初期化動作を行う信号として、外部の検査装置からウェーハ３０６に供給する。１２５は基準クロックであり、Ｃ１、Ｃ２の基準クロック入力端子１０４からＣ１、Ｃ２内の各スキャン機能付きフリップフロップ回路のクロック入力端子に接続され、半導体集積回路の動作タイミングの基準になる信号として、外部の検査装置からウェーハ３０６に供給する。

３０５は良・不良出力信号であり、Ｃ１、Ｃ２の出力端子１１６に接続され、Ｃ１、Ｃ２からおのおの個別に出力される判定結果を示す信号として、ウェーハ３０６から外部の検査装置に転送する。

この構成により、ウェーハ上の複数の半導体集積回路は、１２２〜１２５、１２６〜１２９の各信号により一括で動作させることができる。
ここで、Ｃ１が正しく動作していたかどうかを確認するためには、Ｃ１側の出力制御端子１０９における出力の信号状態がイネーブルになるように、出力制御信号１３０−１を入力制御する。このとき、出力制御信号１３０−２は、Ｃ２側の出力制御端子１０９における出力の信号状態がディスエーブルになるように入力制御されている。

前記の出力制御信号１３０−１、１３０−２の状態で、テスト動作を行うことなく、読み出し動作のみを行う。バーンインテストの結果は、期待値判定回路１１４で判定された後に出力される。これにより、Ｃ１が正しく動作していたかどうかを短時間に確認することができる。

次に、Ｃ２が正しく動作していたかどうかを確認するためには、Ｃ２側の出力制御端子１０９における出力の信号状態がイネーブルになるように、出力制御信号１３０−２を入力制御する。このとき、出力制御信号１３０−１は、Ｃ１側の出力制御端子１０９における出力の信号状態がディスエーブルになるように入力制御されている。

前記の出力制御信号１３０−１、１３０−２の信号状態で、テスト動作を行うことなく、読み出し動作のみを行う。バーンインテストの結果は、期待値判定回路１１４で判定された後に出力される。これにより、Ｃ２が正しく動作していたかどうかを短時間に確認することができる。

本実施の形態では、ウェーハ上に構成された複数の半導体集積回路のうちで、２つの半導体集積回路Ｃ１、Ｃ２のみを一括で動作させることについて説明しているが、複数の半導体集積回路としてｎ個の半導体集積回路が並ぶ場合、上記の内容をｎ回繰り返し実行し、ウェーハ全体の動作確認を実施することになる。

上記のように、ウェーハ上に構成された複数の半導体集積回路の各動作が正しいかどうかを確認するフローとして、図４に示すように、処理時間が長く所要時間が多く必要な電気動作試験をウェーハ一括で行い（ステップＳ４０１）、その後、確認したい半導体集積回路（チップ）を選択し（ステップＳ４０２）その半導体集積回路に対する出力制御信号をイネーブルにして判定結果を読み出す（ステップＳ４０３）という処理を、ｎ回繰り返すことによりウェーハ全体の動作確認を実施する。

このように、期待値保持回路の期待値が動作中保持される半導体集積回路を用い、本実施の形態で検査することで、ウェーハレベルバーンイン・テスト時の動作できていたかの確認時間を大幅に削減することができる。

例えば、内部のスキャンテストに要する時間を１ｓ、期待値を判定する時間を１００μｓとしてｎを２とすると、図８、１０の従来例では、

（１ｓ＋１００μｓ）×２回＝２．０００２ｓ

であるが、本発明では、

１ｓ＋１００μｓ×２回＝１．０００２ｓ

になる。

この結果から分かるように、判定回数ｎが多いほど、本発明の効果は大きくなる。

本発明の半導体集積回路および半導体集積回路の検査方法は、端子を増やさずに、出力判定の期待値を外部から入力することができ、ウェーハ一括でのコンタクト性を損なうこと無く、且つ、設計の容易性、テストパターンの拡張性を高めることができ、更には、動作を確認する時間を短縮することができるもので、半導体集積回路の検査工程でウェーハ一括のプローブなどを用いて、複数の半導体集積回路を同時にテストし、装置の良・不良集計受付端子（コンパレータ）が同時にテストできる数より少ない半導体検査装置で実施する方法に有用である。

本発明の実施の形態１、３の半導体集積回路の構成を示すブロック図 本発明の実施の形態２、３の半導体集積回路の構成を示すブロック図 本発明の実施の形態４の半導体集積回路における検査方法の説明図 同実施の形態４の半導体集積回路における検査方法を示すフロー図 従来の半導体集積回路におけるＤＦＴを示すブロック図 従来の半導体集積回路におけるＤＦＴの出力判定回路の具体例を示す回路図 従来の半導体集積回路におけるＤＦＴの出力判定回路の一部を示す回路図 従来の半導体集積回路における検査方法の説明図 従来の半導体集積回路における検査方法の別の説明図 従来の半導体集積回路における検査方法を示すフロー図

符号の説明

１０１ テストモード設定端子
１０２ スキャンシフト／キャプチャー切り替え端子
１０３ リセット端子
１０４ 基準クロック入力端子
１０５〜１０８ 期待値入力／スキャン入力端子
１０９ 出力制御端子
１３０ 出力制御信号
１３０−１ 出力制御信号
１３０−２ 出力制御信号
１１０ 切替回路
１１１ スキャンチェーン
１１２ 出力圧縮回路
１１３ 期待値保持回路
１１４ 期待値判定回路
１１５ トライステートバッファ
１１６ 出力端子
１１７ 期待値入力バッファ
１１８〜１２１ スキャン入力端子
２０１ 入出力制御端子
２０２ スキャン入力信号
２０３ スキャン入力信号
２０４ スキャン入力信号
２０５ スキャン入力信号
２０６ 入出力制御信号
２０７ 入出力端子
２０８ 期待値入力／良・不良出力信号
１２２ テストモード設定信号
１２３ スキャンシフト／キャプチャー切り替え信号
１２４ リセット信号
１２５ 基準クロック
１２６〜１２９ 期待値入力／スキャン入力信号
３０５ 良・不良出力信号
３０６ ウェーハ
Ｃ１ 半導体集積回路１
Ｃ２ 半導体集積回路２
５０１ バーンインモード選択回路
５０２ スキャン機能付きフリップフロップ回路
５０３ 組み合わせ回路
５０４ 疑似乱数発生回路
５０５ 出力判定回路
５０７ リセット端子
５０８ スキャンシフト／キャプチャー切り替え端子
５０９ バーンインモード設定端子
Ｕ１、Ｕ２、・・、Ｕｍ 判定信号
６１５ フリップフロップ回路
６１６〜６１８ ＥＸ−ＮＯＲ回路
Ｍ１１〜Ｍ３３ 期待値
７０３ ＡＮＤ回路
７０４ 出力端子
７０５ トライステートバッファ
７０６ 出力端子
７０７ 出力制御端子
８００ 出力制御信号
８００−１ 出力制御信号
８００−２ 出力制御信号
８０１ バーンインモード設定信号
８０２ スキャンシフト／キャプチャー切り替え信号
８０３ リセット信号
８０４ 基準クロック
８０５ 良・不良出力信号
８０６ ウェーハ

Claims (5)

1. 組み合わせ回路と、
   複数のスキャンチェーンと、
   この各々のスキャンチェーンに含まれるスキャン機能付きフリップフロップ回路の最後のスキャン機能付きフリップフロップ回路の出力が入力されスキャンチェーンの出力を集計する出力圧縮回路と、
   外部から期待値の書き込みを行うことのできる期待値保持回路と、
   前記出力圧縮回路の圧縮した出力と前記期待値保持回路の期待値が入力される期待値判定回路とからなり、
   前記期待値判定回路は、
   前記出力圧縮回路の圧縮出力と前記期待値保持回路の期待値を比較し、
   判定結果を１出力端子から外部出力する機能を有する
   ことを特徴とする半導体集積回路。
2. 組み合わせ回路と、
   複数のスキャンチェーンと、
   この各々のスキャンチェーンに含まれるスキャン機能付きフリップフロップ回路の最後のスキャン機能付きフリップフロップ回路の出力が入力されスキャンチェーンの出力を集計する出力圧縮回路と、
   外部から期待値の書き込みを行うことのできる期待値保持回路と、
   前記出力圧縮回路の圧縮した出力と前記期待値保持回路の期待値が入力される期待値判定回路とからなり、
   前記期待値保持回路は、
   前記外部からの期待値を前記スキャンチェーンの入力端子を介して書き込み、
   前記期待値判定回路は、
   前記出力圧縮回路の圧縮出力と前記期待値保持回路の期待値を比較し、
   判定結果を１出力端子から外部出力する機能を有する
   ことを特徴とする半導体集積回路。
3. 組み合わせ回路と、
   複数のスキャンチェーンと、
   この各々のスキャンチェーンに含まれるスキャン機能付きフリップフロップ回路の最後のスキャン機能付きフリップフロップ回路の出力が入力されスキャンチェーンの出力を集計する出力圧縮回路と、
   外部から期待値の書き込みを行うことのできる期待値保持回路と、
   前記出力圧縮回路の圧縮した出力と前記期待値保持回路の期待値が入力される期待値判定回路とからなり、
   前記期待値保持回路は、
   前記外部からの期待値を前記期待値判定回路の出力端子を介して書き込み、
   前記期待値判定回路は、
   前記出力圧縮回路の圧縮出力と前記期待値保持回路の期待値を比較し、
   判定結果を１出力端子から外部出力する機能を有する
   ことを特徴とする半導体集積回路。
4. 組み合わせ回路と、
   複数のスキャンチェーンと、
   この各々のスキャンチェーンに含まれるスキャン機能付きフリップフロップ回路の最後のスキャン機能付きフリップフロップ回路の出力が入力されスキャンチェーンの出力を集計する出力圧縮回路と、
   外部から期待値の書き込みを行うことのできる期待値保持回路と、
   前記出力圧縮回路の圧縮した出力と前記期待値保持回路の期待値が入力される期待値判定回路とからなり、
   前記期待値判定回路は、
   専用に設けられた初期化端子を有し、
   前記初期化端子から初期化命令を受けるまでは、判定結果を保持し続けるとともに、出力命令により前記判定結果を出力する機能を有する
   ことを特徴とする半導体集積回路。
5. 請求項４記載の半導体集積回路が複数形成されたウェーハに対して、一括で前記半導体集積回路の検査用端子にコンタクトすることのできる検査用プローブを有する半導体検査装置を用い、前記検査用プローブを通じて、前記ウェーハ上の複数の前記半導体集積回路を検査する検査方法であって、
   前記半導体集積回路の検査用端子にコンタクトされた前記検査用プローブに一括で電圧もしくは信号を供給して、前記ウェーハ上の複数の前記半導体集積回路を一括に検査する工程と、
   前記検査工程の後に、同時に１つ以上の前記半導体集積回路の出力をモニターする工程とを有し、
   前記モニターする工程とともに、
   前記検査用プローブに一括で電圧もしくは信号を供給して検査を行ったごとに、
   前記半導体集積回路に対する前記判定結果を、前記半導体検査装置の良・不良判定受信部に出力する
   ことを特徴とする半導体集積回路の検査方法。

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