JP2005099010A

JP2005099010A - 半導体集積回路

Info

Publication number: JP2005099010A
Application number: JP2004249093A
Authority: JP
Inventors: Shoko Jo; 昇子條; Takeshi Yamato; 猛山登
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2003-08-27
Filing date: 2004-08-27
Publication date: 2005-04-14

Abstract

【課題】ウェハレベルバーンインテストで観測できていない端子での不具合を見逃さずすべての端子に対して観測することができる半導体集積回路を提供する。
【解決手段】論理回路を有する半導体集積回路において、前記半導体集積回路に対してバーンインテスト用信号１００を与えるための複数のＳＣＡＮ入力端子１、２１と、前記バーンインテスト用信号１００を入力とし、前記論理回路２６のテストに用いるテスト回路２０と、前記半導体集積回路の出力信号を外部で観測するためのＳＣＡＮ出力端子２、２２と、前記テスト回路２０の動作結果出力信号１０３を入力とする排他的論理和回路４、２４とを有し、前記排他的論理和回路４、２４の動作結果出力信号１０４を前記ＳＣＡＮ出力端子２、２２から出力するようにしたことにより、実質的に全ての出力端子に対して出力信号を観測でき、全ての不具合について見逃すことなく検出することができるようにした。
【選択図】図１

Description

本発明は半導体集積回路に関し、特に半導体集積回路のバーンインテストを行うための、半導体集積回路におけるテスト回路に関するものである。

従来、半導体集積回路のバーンインテストは、パッケージングされた完成品に対して行われていたため、数十本のスキャン入力端子から信号供給を行い、内部回路を動作させて、動作結果を数十本のスキャン出力端子より出力してバーンイン検査を実施していた。また、その際、出力信号を常時観測しバーンイン中のどの過程で故障が発生するのかをモニタリングする“モニターバーンイン”を実施していた。

ここで、図３を参照しながら、従来の半導体集積回路のバーンインテストについての説明を行う。

図３（ａ）は、従来の半導体集積回路のバーンインテストを示す図であり、図３（ｂ）は、従来の半導体集積回路のＬＳＩ内部の詳細図である。
図３（ａ）において、１はＳＣＡＮ入力端子、２はＳＣＡＮ出力端子、１０はＬＳＩ、１１はリードフレームである。

図３（ｂ）において、２０はＳＣＡＮチェーン（テスト回路）、２１はＳＣＡＮ入力端子、２２はＳＣＡＮ出力端子、２３はフリップフロップ、２５は組み合わせ回路、２６は論理回路である。

図３（ａ）及び図３（ｂ）に示すように、従来のバーンインテストにおいてはＳＣＡＮ入力端子１、２１へ、テスターを通じてバーンインテスト用信号１００を入力し、シフト動作でＬＳＩ１０内部の各フリップフロップ２３にバーンインテスト用信号１００を格納した後、キャプチャ動作により内部の組み合わせ回路２５を動作させ、さらにシフト動作により各フリップフロップ２３に格納された動作結果出力信号１０１を、ＳＣＡＮチェーン２０を通じて順番にＳＣＡＮ出力端子２、２２より出力させ、バーンインの過程で故障が発生するかどうかを予めシミュレーションなどで用意していた期待値とテスターにて比較することで良・不良を判断するものである。

最近では、大量生産する品種においてはバーンインテストに比べコストが安くなるなどの利点があるために、ＬＳＩをパッケージ化する前のウェハ状態のままでテストを行うウェハレベルバーンインテストを採用している。

図４（ａ）は、従来の半導体集積回路のウェハレベルバーンインテストに関する図であり、図４（ｂ）は、従来の半導体集積回路のＬＳＩ内部の詳細図である。
図４（ａ）において、１はＳＣＡＮ入力端子、３はプローブ（バンプ）、７はプローブの割り当てがあるＳＣＡＮ出力端子、８はプローブの割り当てがないＳＣＡＮ出力端子、１０はＬＳＩである。

図４（ｂ）において、２０はＳＣＡＮチェーン（テスト回路）、２１はＳＣＡＮ入力端子、２３はフリップフロップ、２５は組み合わせ回路、２６は論理回路、２９はプローブの割り当てがあるＳＣＡＮ出力端子、３０はプローブの割り当てがないＳＣＡＮ出力端子である。

図４（ａ）及び図４（ｂ）に示すように、従来のバーンインテストと比較すると、パッケージ化していないため、リードフレームを観測するのではなく、ＳＣＡＮ出力端子７、２９（ＩＯポート）において観測を行う。またテスト時に使用するプローブカードのプローブ数に限りがあるため、プローブの割り当てがないＳＣＡＮ出力端子８、３０から出力されない動作結果出力信号１０２が生じ、チップサイズが小さくなればなるほどすべてのＳＣＡＮ出力端子について観測を行うことができなくなっている。すなわち、ウェハレベルバーンインテストにおいては、用意できるプローブ数に限界があり、従来のバーンインテストのように全てのＳＣＡＮ出力端子についての観測ができなくなってしまう。

前述のバーンインテストにおいての従来技術としての特許文献を以下に示す。
特開２０００−３５３７８３号公報特開２０００−２２７４５８号公報

このように従来の半導体集積回路のウェハレベルでのバーンインテストは、１枚のウェハ当たりのプローブ可能な数に限りがあるためチップサイズが小さくなるほどウェハ上の各々のチップに割り当てられる端子数は完成品に対してバーンインテストを実施するのと比較して少なくなる。

そのため、完成品のバーンインテストのように全ての出力端子に対して観測することができず、いくつかの端子に対して抜き取りで観測を行っていたため、観測していない端子での不具合を見逃す場合が生じていた。

本発明は、上記のような従来の問題点を解決することを目的としてなされたもので、ウェハレベルバーンインテスト時において、すべての端子に対して観測することを可能とし、全ての不具合を検出できる半導体集積回路を提供することを目的とする。

本発明の請求項１記載の半導体集積回路は、論理回路を有する半導体集積回路において、前記半導体集積回路に対してテスト用入力信号を与えるための複数のテスト入力端子と、前記テスト用入力信号を入力とし、前記論理回路のテストを行うテスト回路と、前記半導体集積回路の出力信号を外部で観測するためのテスト出力端子と、前記テスト回路の出力信号を入力とする排他的論理和回路とを有し、前記排他的論理和回路の出力信号を前記テスト出力端子から出力するようにしたものである。

これにより、ウェハレベルバーンインテストを行う半導体集積回路において、実質的に半導体集積回路に存在する全ての出力端子に対して出力信号を観測でき、全ての不具合を見逃すことなく検出できるようにするものである。

本発明の請求項２記載の半導体集積回路は、論理回路を有する半導体集積回路において、前記半導体集積回路に対してテスト用入力信号を与えるための複数のテスト入力端子と、前記テスト用入力信号を入力とし、前記論理回路のテストを行うテスト回路と、前記半導体集積回路の出力信号を外部で観測するためのテスト出力端子と、前記半導体集積回路の複数の辺に配置され、前記テスト回路の出力信号を入力とする複数の第一の排他的論理和回路と、前記テスト回路の出力信号と前記複数の第一の排他的論理和回路の出力信号を入力とする第二の排他的論理和回路を有し、前記第二の排他的論理和回路の出力信号を前記テスト出力端子から出力するようにしたものである。

これにより、半導体集積回路のレイアウトにおける配線混雑を回避することを可能とするものである。

本発明の請求項１記載の半導体集積回路によれば、論理回路を有する半導体集積回路において、前記半導体集積回路に対してテスト用入力信号を与えるための複数のテスト入力端子と、前記テスト用入力信号を入力とし、前記論理回路のテストに用いるテスト回路と、前記半導体集積回路の出力信号を外部で観測するためのテスト出力端子と、前記テスト回路の出力信号を入力とする排他的論理和回路とを有し、前記排他的論理和回路の出力信号を前記テスト出力端子から出力するようにしたので、ウェハレベルバーンインテストにおける出力信号を観測するための端子を削減でき、テストを容易化できる効果がある。また、従来ウェハレベルバーンインテストの出力信号観測用の複数の出力端子に配分していたプローブを、プローブが配分されていなかった入出力端子に配分することで、従来プローブが配分されていなかった入出力端子での不具合を見逃すことなく検出できる効果が得られる。また、実質的にウェハレベルバーンインにおける全出力信号を観測できるので、半導体集積回路をパッケージ化する前にウェハレベルバーンインで半導体集積回路が破壊されたか正常であるかを認識することができ、破壊された半導体集積回路をパッケージ化するコストが削減できるなどの効果が得られる。

さらに、本発明の請求項２記載の半導体集積回路によれば、論理回路を有する半導体集積回路において、前記半導体集積回路に対してテスト用入力信号を与えるための複数のテスト入力端子と、前記テスト用入力信号を入力とし、前記論理回路のテストに用いるテスト回路と、前記半導体集積回路の出力信号を外部で観測するためのテスト出力端子と、前記半導体集積回路の複数の辺に配置され、前記テスト回路の出力信号を入力とする複数の第一の排他的論理和回路と、前記テスト回路の出力信号と前記複数の第一の排他的論理和回路の出力信号を入力とする第二の排他的論理和回路を有し、前記第二の排他的論理和回路の出力信号を前記テスト出力端子から出力するようにしたので、排他的論理和回路を半導体集積回路の複数の辺に分けて配置することにより、半導体集積回路のレイアウトにおける配線混雑を避けるとともに、複数の入力端子から複数の出力端子への半導体集積回路内の多数の長配線を削減することにより、多数のslew等のタイミングエラー対策用のセル挿入に伴う回路規模および消費電力増大などの課題を解決する効果を有する。なお、slewとは、信号の波形の鈍り(傾き)の事である。

本発明の実施の形態を、図面を参照しながら説明する。

（実施の形態１）
図１（ａ）は、本発明の実施の形態１による半導体集積回路の構成を示す図であり、図１（ｂ）は、本発明の実施の形態１による半導体集積回路のＬＳＩ内部の詳細図である。
図１（ａ）において、１はＳＣＡＮ入力端子、２はＳＣＡＮ出力端子、３はプローブ（バンプ）、４はＥＸＯＲ回路（排他的論理和回路）、１０はＬＳＩである。

図１（ｂ）において、２０はＳＣＡＮチェーン（テスト回路）、２１はＳＣＡＮ入力端子、２２はＳＣＡＮ出力端子、２３はフリップフロップ、２４はＥＸＯＲ回路、２５は組み合わせ回路、２６は論理回路である。

まず、通常のバーンインテストの動作を行う。すなわち、図１（ａ）及び図１（ｂ）に示すように、プローブ（バンプ）３によってＳＣＡＮ入力端子１、２１からバーンインテスト用信号１００を入力し、シフト動作により、ＳＣＡＮチェーン（テスト回路）２０を利用して各フリップフロップ２３にバーンインテスト用信号１００のうち所望の信号を格納した後、キャプチャ動作を行う。ここで、動作結果出力信号１０４を出力する際に、出力されるべき全ての動作結果出力信号１０３を本願の発明の特徴である排他的論理和回路４、２４に入力して、ＥＸＯＲ回路４、２４の出力を動作結果出力信号１０４としてＳＣＡＮ出力端子２、２２から出力し、プローブ（バンプ）３によりテスターで観測する。これにより、ＳＣＡＮ出力端子２、２２から出力される動作結果出力信号１０４が、テスターにおける比較データと異なる場合には不良を検出したものとし、すべての動作結果出力信号１０３が入力されたＥＸＯＲ回路４、２４からの出力１０４が期待値と一致している場合には良品であることを確認することができる。また、ＥＸＯＲ回路４、２４を利用することにより、ＥＸＯＲ回路４、２４に入力される、Ｎ個の動作結果出力信号１０３のうち、「１」が奇数個の場合には動作結果出力信号１０４として「０」を出力し、「１」が偶数個の場合には動作結果出力信号１０４として「１」を出力する構成を実現することができ、Ｎ個の動作結果出力信号１０３のＥＸＯＲ回路４、２４の入力のうち１個が不良である場合、すなわち期待値と反対の論理であった場合、期待値と異なる信号がＥＸＯＲ回路４、２４から出力され、不良を検出できるものである。

このように本実施の形態１によれば、半導体集積回路に対してバーンインテスト用信号１００を与えるための複数のＳＣＡＮ入力端子１、２１と、前記バーンインテスト用信号１００を入力とし、論理回路２６のテストを行うテスト回路２０と、前記半導体集積回路の出力信号を外部で観測するためのＳＣＡＮ出力端子２、２２と、テスト回路２０の動作結果出力信号１０３を入力とする排他的論理和回路４、２４とを有し、前記排他的論理和回路の動作結果出力信号１０４を前記ＳＣＡＮ出力端子２、２２から出力するようにしたので、実質的に半導体集積回路に存在する全ての出力端子に対して出力信号を観測でき、全ての不具合について見逃すことなく検出することができるという効果がある。

なお、本実施の形態１におけるＥＸＯＲ回路は、別の論理回路を用いて実現することもできる。

また、本実施の形態１によれば、従来方法ではＮ個存在するＳＣＡＮチェーンのそれぞれに対して１入力１出力についてＮ個の入力信号を与え、Ｎ個の出力信号を監視、比較しなければテスト不可能であったものを、すべてのＳＣＡＮチェーンに対してＮ入力１出力について、Ｎ個の入力信号を与え、１個の出力信号を監視、比較するのみでテストを実施することを可能とする効果を有する。すなわち、上記従来方法では（２Ｎ）個のプローブ（バンプ）を必要としていたものを、（Ｎ＋１）個のプローブ（バンプ）ですべての端子をテスト可能とするものである。ただし、出力信号を必ずしも１出力に限定するものではない。

（実施の形態２）
図２（ａ）は、本発明の実施の形態２による半導体集積回路の構成を示す図であり、図２（ｂ）は、本発明の実施の形態２のよる半導体集積回路のＬＳＩ内部の詳細図ある。
図２（ａ）において、１はＳＣＡＮ入力端子、２はＳＣＡＮ出力端子、３はプローブ（バンプ）、５および６は第１、第２のＥＸＯＲ回路（排他的論理和回路）、１０はＬＳＩである。

図２（ｂ）において、２０はＳＣＡＮチェーン（テスト回路）、２１はＳＣＡＮ入力端子、２２はＳＣＡＮ出力端子、２３はフリップフロップ、２５は組み合わせ回路、２６は論理回路、２７は第１のＥＸＯＲ回路、２８は第２のＥＸＯＲ回路である。

図２（ａ）及び図２（ｂ）に示すように、ＳＣＡＮ入力端子１、２１からバーンインテスト用信号１００が入力し、各バーンインテスト用信号１００に対応する動作結果出力信号１０３が第１のＥＸＯＲ回路５、２７に入力し、第１のＥＸＯＲ回路５、２７の出力１０５が第２のＥＸＯＲ回路６、２８に入力する。これは、ＥＸＯＲ回路の配置において、ＬＳＩ１０の３辺ａ，ｂ，ｃに用意した第１のＥＸＯＲ回路５、２７の動作結果出力信号１０５を、１辺ｄに用意した４入力の第２のＥＸＯＲ回路６、２８に入力して、その動作結果出力信号１０４をＳＣＡＮ出力端子２、２２から出力するものである。

このように本実施の形態２によれば、半導体集積回路に対してバーンインテスト用信号１００を与えるための複数のＳＣＡＮ入力端子１、２１と、前記バーンインテスト用信号１００を入力とし、論理回路２６のテストを行うテスト回路２０と、前記半導体集積回路の出力信号を外部で観測するためのＳＣＡＮ出力端子２、２２と、前記半導体集積回路の３辺ａ，ｂ，ｃに配置され、前記テスト回路２０の動作結果出力信号１０３を入力とする複数の第一の排他的論理和回路５、２７と、前記テスト回路２０の動作結果出力信号１０３と前記複数の第一の排他的論理和回路５、２７の動作結果出力信号１０５を入力とする第二の排他的論理和回路６、２８を有し、前記第二の排他的論理和回路６、２８の動作結果出力信号１０４を前記ＳＣＡＮ出力端子２、２２から出力するようにしたので、ＬＳＩ内部の配線数増加による配線混雑を回避でき、またＬＳＩの面積および消費電力を小さくする効果を得ることができる。

例えば、大規模なＬＳＩにおいては、多数の長配線がＬＳＩ内部で引き回るため、配線が混雑する現象が生じる。また、長配線におけるslewエラーやクロストーク等における対策用バッファを挿入する必要が生じ、このセルなどによりＬＳＩの面積が増大し、同時に消費電力が大きくなってしまう現象を引き起こす。

本実施の形態２においては、３辺ａ，ｂ，ｃにＥＸＯＲ回路５、２７、１辺ｄにＥＸＯＲ回路６、２８を配置して、ＥＸＯＲ回路６、２８を配置した辺ｄからの信号とともに、ＥＸＯＲ回路５、２７を配置した３辺ａ，ｂ，ｃでまとめた信号を１箇所に集めた上でＥＸＯＲ回路６、２８に入力するものであるため、slew等のタイミングエラー対策用等のバッファ挿入はこの４本のみで足りることとなり、面積、消費電力の増大を抑える事ができる。

なお、ＥＸＯＲ回路は必ずしも４辺に配置するものに限定するものではない。

本発明にかかる半導体集積回路は、半導体集積回路におけるテスト回路等として有用である。

本発明の実施の形態１による半導体集積回路の構成を示す図（ａ）及びＬＳＩ内部の詳細図（ｂ）である。本発明の実施の形態２による半導体集積回路の構成を示す図（ａ）及びＬＳＩ内部の詳細図（ｂ）である。従来の半導体集積回路のバーンインテストを示す図（ａ）及びＬＳＩ内部の詳細図（ｂ）である。従来の半導体集積回路のウェハレベルバーンインテストを示す図（ａ）及びＬＳＩ内部の詳細図（ｂ）である。

符号の説明

１ＳＣＡＮ入力端子
２ＳＣＡＮ出力端子
３プローブ（バンプ）
４ＥＸＯＲ回路
５第１のＥＸＯＲ回路
６第２のＥＸＯＲ回路
７プローブの割り当てがあるＳＣＡＮ出力端子
８プローブの割り当てがないＳＣＡＮ出力端子
１０ＬＳＩ
１１リードフレーム
２０ＳＣＡＮチェーン（テスト回路）
２１ＳＣＡＮ入力端子
２２ＳＣＡＮ出力端子
２３フリップフロップ
２４ＥＸＯＲ回路
２５組み合わせ回路
２６論理回路
２７第１のＥＸＯＲ回路
２８第２のＥＸＯＲ回路
２９プローブの割り当てがあるＳＣＡＮ出力端子
３０プローブの割り当てがないＳＣＡＮ出力端子
１００バーンインテスト用信号
１０１、１０２、１０３、１０４、１０５動作結果出力信号

Claims

論理回路を有する半導体集積回路において、
前記半導体集積回路に対してテスト用入力信号を与えるための複数のテスト入力端子と、
前記テスト用入力信号を入力とし、前記論理回路のテストを行うテスト回路と、
前記半導体集積回路の出力信号を外部で観測するためのテスト出力端子と、
前記テスト回路の出力信号を入力とする排他的論理和回路とを有し、
前記排他的論理和回路の出力信号を前記テスト出力端子から出力する、
ことを特徴とする半導体集積回路。
論理回路を有する半導体集積回路において、
前記半導体集積回路に対してテスト用入力信号を与えるための複数のテスト入力端子と、
前記テスト用入力信号を入力とし、前記論理回路のテストを行うテスト回路と、
前記半導体集積回路の出力信号を外部で観測するためのテスト出力端子と、
前記半導体集積回路の複数の辺に配置され、前記テスト回路の出力信号を入力とする複数の第一の排他的論理和回路と、
前記テスト回路の出力信号と前記複数の第一の排他的論理和回路の出力信号を入力とする第二の排他的論理和回路を有し、
前記第二の排他的論理和回路の出力信号を前記テスト出力端子から出力する、
ことを特徴とする半導体集積回路。