JPH0312099A - 直列データ伝送路を有する記録素子のテスト方法 - Google Patents
直列データ伝送路を有する記録素子のテスト方法Info
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- JPH0312099A JPH0312099A JP2018100A JP1810090A JPH0312099A JP H0312099 A JPH0312099 A JP H0312099A JP 2018100 A JP2018100 A JP 2018100A JP 1810090 A JP1810090 A JP 1810090A JP H0312099 A JPH0312099 A JP H0312099A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
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- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、高密度に集積された記録素子（例えば、ＤＲ
ＡＭ）に一定のパターンデータを記録させ、次いでその
記録されたデータを読み出し、この読み出されたパター
ンデータと記録素子に記録させたパターンデータを比較
し、これらのデータが一致するか否かを検査する直列デ
ータ伝送路を有する記録素子のテスト方法に関する。
ＡＭ）に一定のパターンデータを記録させ、次いでその
記録されたデータを読み出し、この読み出されたパター
ンデータと記録素子に記録させたパターンデータを比較
し、これらのデータが一致するか否かを検査する直列デ
ータ伝送路を有する記録素子のテスト方法に関する。
（従来の技術）
−ｉに、記録素子は高密度に集積されるに従って、多く
の層及び素子配列パターンが要求される。
の層及び素子配列パターンが要求される。
また、記録素子は製造時に晒される不純物が配線層及び
素子などの間に入り込むので、上記不純物の程度によっ
て記録素子の不良率を決定される。
素子などの間に入り込むので、上記不純物の程度によっ
て記録素子の不良率を決定される。
それで、記録素子は高密度に集積されるに従って、不純
物に起因する不良の発生頻度が高まる傾向にある。
物に起因する不良の発生頻度が高まる傾向にある。
そこで、記録素子は清浄な雰囲気に厳密に管理された工
程を経て製造され、このように製造された記録素子に対
し製品検査であるＲＡＭテストが行なわれ、不良な記録
素子が排除される。
程を経て製造され、このように製造された記録素子に対
し製品検査であるＲＡＭテストが行なわれ、不良な記録
素子が排除される。
第３図に従来の記録素子に対するＲＡＭテストを示す。
ステップＰ１でＲＡＭテストがスタートすると、ステッ
プＰ２でテストサイクルが実行される。即ち、プログラ
ム順にＲＡＭテストが行なわれる。
プＰ２でテストサイクルが実行される。即ち、プログラ
ム順にＲＡＭテストが行なわれる。
次いで、ステップＰ３ではテストデータＷが記録素子（
ＲＡＭ）に記録される。
ＲＡＭ）に記録される。
次に、ステップＰ４では記録素子に記録されたデータＲ
が読み出され、ステップＰ５で読み出された記録データ
ＲがテストデータＷと比較される。
が読み出され、ステップＰ５で読み出された記録データ
ＲがテストデータＷと比較される。
この比較により上記の２種のデータＲ及びＷが相異なっ
ている場合エラーの発生とみなされ、ステップＰ６にて
記録素子が欠陥を有することを適宜の報知手段を用いて
テスト員に知らされる。
ている場合エラーの発生とみなされ、ステップＰ６にて
記録素子が欠陥を有することを適宜の報知手段を用いて
テスト員に知らされる。
また、記録素子から読み出された記録データＲがテスト
データＷと一致している場合ステップＰ７へ移行する。
データＷと一致している場合ステップＰ７へ移行する。
ステップＰ７では全てのデータが記録素子がら読み出さ
れステップＰ５で比較されたか否かが判断される。全て
のデータがステップＰ５で比較されていない場合、ステ
ップＰ８にて記録素子のアドレスを増加させ、全てのデ
ータがステップＰ５で比較されたとステップＰ７で判断
されるまでステップＰ４、ステップＰ５、ステップＰ７
、及びステップＰ８が繰り返し実行される。ステップＰ
５で全てのデータが比較されたとステップＰ７で判断さ
れたときステップＰ９へ移行する。
れステップＰ５で比較されたか否かが判断される。全て
のデータがステップＰ５で比較されていない場合、ステ
ップＰ８にて記録素子のアドレスを増加させ、全てのデ
ータがステップＰ５で比較されたとステップＰ７で判断
されるまでステップＰ４、ステップＰ５、ステップＰ７
、及びステップＰ８が繰り返し実行される。ステップＰ
５で全てのデータが比較されたとステップＰ７で判断さ
れたときステップＰ９へ移行する。
ステップＰ９ではテストされた記録素子は正常であるこ
とを意味するフラグを発生し、このフラグを出力するこ
とによりテスト員は記録素子は使用できると判断する。
とを意味するフラグを発生し、このフラグを出力するこ
とによりテスト員は記録素子は使用できると判断する。
このような従来のＲＡＭテストは記録素子に内蔵された
並列データ伝送路を用いて上記記録素子から記録データ
Ｒを読み出すもので、特に高速テスト方式（Ｆａｓｔ
ＴｅＳｔｉｎｇＭｅｔｈｏｄ ）と呼ばれている。
並列データ伝送路を用いて上記記録素子から記録データ
Ｒを読み出すもので、特に高速テスト方式（Ｆａｓｔ
ＴｅＳｔｉｎｇＭｅｔｈｏｄ ）と呼ばれている。
（発明が解決しようとする課題）
しかしながら、上記の高速テスト方式を用いな記録素子
のテスト方法にあっては、記録素子に予め並列データ伝
送路を形成させ、この伝送路をテストデータＷ及び記録
データＲの入出力並びにこれらのデータの比較のために
用いるので、ＲＡＭテストを速やかに行なおうとすると
データの入出力頻度及び比較作業頻度が増大し、上記並
列データ伝送路を数多く設けることになり記録素子のチ
ップサイズが大きくなってしまうという問題があった。
のテスト方法にあっては、記録素子に予め並列データ伝
送路を形成させ、この伝送路をテストデータＷ及び記録
データＲの入出力並びにこれらのデータの比較のために
用いるので、ＲＡＭテストを速やかに行なおうとすると
データの入出力頻度及び比較作業頻度が増大し、上記並
列データ伝送路を数多く設けることになり記録素子のチ
ップサイズが大きくなってしまうという問題があった。
そこで、本発明は上記従来技術の問題点を解消するもの
で、その目的とするところは、記録素子のチップサイズ
を大きくすることな（ＲＡＭテストを速やかに行なうこ
とのできる記録素子のテスト方法を提供することである
。
で、その目的とするところは、記録素子のチップサイズ
を大きくすることな（ＲＡＭテストを速やかに行なうこ
とのできる記録素子のテスト方法を提供することである
。
［発明の構成］
（課題を解決するための手段）
上記課題を解決するための本発明は、パターンデータを
記録するＲＡＭからそのＲＡＭの記録データを直列デー
タ伝送路を介してパターンレジスタへ供給する工程と、
前記パターンレジスタヘ前記直列データ伝送路を介して
供給された記録データを前記パターンレジスタに予め入
力された前記パターンデータと比較する工程とを備えた
ことを特徴とする。
記録するＲＡＭからそのＲＡＭの記録データを直列デー
タ伝送路を介してパターンレジスタへ供給する工程と、
前記パターンレジスタヘ前記直列データ伝送路を介して
供給された記録データを前記パターンレジスタに予め入
力された前記パターンデータと比較する工程とを備えた
ことを特徴とする。
また、直列データ伝送路は、ＲＡＭに接続されラッチ回
路を有するデータレジスタにデータを与える第１直列デ
ータ伝送路と、該伝送路を介して前記データレジスタに
与えられたデータを前記データレジスタに接続されるセ
ンスアンプにて増幅し増幅されたデータをパターンレジ
スタに格納する第２直列データ伝送路と、該伝送路を介
して前記パターンレジスタに格納されたデータをパター
ンデータと比較した結果を出力する第３直列データ伝送
路とからなることを特徴とする。
路を有するデータレジスタにデータを与える第１直列デ
ータ伝送路と、該伝送路を介して前記データレジスタに
与えられたデータを前記データレジスタに接続されるセ
ンスアンプにて増幅し増幅されたデータをパターンレジ
スタに格納する第２直列データ伝送路と、該伝送路を介
して前記パターンレジスタに格納されたデータをパター
ンデータと比較した結果を出力する第３直列データ伝送
路とからなることを特徴とする。
（作用）
本発明の直列データ伝送路を有する記録素子のテスト方
法では、製品検査を受けるＲＡＭ及びパターンレジスタ
にテスト用のパターンデータが入力される０次いで、パ
ターンデータを記録したＲＡＭからその記録データが第
１直列データ伝送路を介してデータレジスタにラッチさ
れ、さらにセンスアンプにて増幅される。センスアンプ
にて増幅された記録データは第２直列データ伝送路を介
してパターンレジスタに格納される。
法では、製品検査を受けるＲＡＭ及びパターンレジスタ
にテスト用のパターンデータが入力される０次いで、パ
ターンデータを記録したＲＡＭからその記録データが第
１直列データ伝送路を介してデータレジスタにラッチさ
れ、さらにセンスアンプにて増幅される。センスアンプ
にて増幅された記録データは第２直列データ伝送路を介
してパターンレジスタに格納される。
パターンレジスタは格納した記録データを予め入力した
パターンデータと比較し、記録データとパターンデータ
が一致しているか否かの比較結果をフラグ信号を用い第
３直列データ伝送路を介して出力する。
パターンデータと比較し、記録データとパターンデータ
が一致しているか否かの比較結果をフラグ信号を用い第
３直列データ伝送路を介して出力する。
また、パターンレジスタにおける比較工程が終了しなと
き、パターンレジスタは新たな記録データを第２直列デ
ータ伝送路を介して格納し、上記の比較工程を繰り返す
。
き、パターンレジスタは新たな記録データを第２直列デ
ータ伝送路を介して格納し、上記の比較工程を繰り返す
。
従って、ＲＡＭに記録されたデータを第１直列データ伝
送路及び第２直列データ伝送路を介して直列に伝送し、
かつフラグ信号を第３直列データ伝送路を介して伝送す
るので、データ伝送の短縮が可能となり、ＲＡＭの製品
検査に必要な時間は大幅に減少できる。
送路及び第２直列データ伝送路を介して直列に伝送し、
かつフラグ信号を第３直列データ伝送路を介して伝送す
るので、データ伝送の短縮が可能となり、ＲＡＭの製品
検査に必要な時間は大幅に減少できる。
また、パターンレジスタでの比較工程が終了するとパタ
ーンレジスタは速やかに新たな記録データを格納し、再
び比較工程を実行するので、ＲＡＭの製品検査を効率良
く繰り返すことができる。
ーンレジスタは速やかに新たな記録データを格納し、再
び比較工程を実行するので、ＲＡＭの製品検査を効率良
く繰り返すことができる。
（実施例）
以下本発明の実施例を図面を参照して詳細に説明する。
第１図は本発明の一実施例に係わる直列データ伝送路を
有する記録素子のテスト方法を示すフローチャートであ
り、第２図は上記テスト方法を実施するために用いるＲ
ＡＭテスト回路のブロック図である。
有する記録素子のテスト方法を示すフローチャートであ
り、第２図は上記テスト方法を実施するために用いるＲ
ＡＭテスト回路のブロック図である。
第２図に示すように、ＲＡＭテスト回路は高密度に集積
されテストデータであるパターンデータＰＤを記録する
ＲＡＭ１と、該ＲＡＭ１に第１直列データ伝送路２を介
して接続するデータレジスタ３と、該レジスタ３の出力
を増幅するセンスアンプ４と、該アンプ４の出力を保持
するバッファ５と、該バッファ５及びセンスアンプ４間
に設けられる第２直列データ伝送路６を介して接続され
該伝送路６を通って伝送されるデータを予め入力される
パターンデータＰＤと比較するパターンレジスタ７と、
該レジスタ７に接続されパターンレジスタ７における比
較の結果をフラグ信号にて出力する比較器８と、該比較
器８の出力であるフラグ信号をバッファ５へ伝送する第
３直列データ伝送路９から構成される。
されテストデータであるパターンデータＰＤを記録する
ＲＡＭ１と、該ＲＡＭ１に第１直列データ伝送路２を介
して接続するデータレジスタ３と、該レジスタ３の出力
を増幅するセンスアンプ４と、該アンプ４の出力を保持
するバッファ５と、該バッファ５及びセンスアンプ４間
に設けられる第２直列データ伝送路６を介して接続され
該伝送路６を通って伝送されるデータを予め入力される
パターンデータＰＤと比較するパターンレジスタ７と、
該レジスタ７に接続されパターンレジスタ７における比
較の結果をフラグ信号にて出力する比較器８と、該比較
器８の出力であるフラグ信号をバッファ５へ伝送する第
３直列データ伝送路９から構成される。
ここで、データレジスタ３はＲＡＭ１から伝送されてく
る直列データをラッチするためのラッチ回路からなる。
る直列データをラッチするためのラッチ回路からなる。
上記構成のＲＡＭテスト回路を用いてＲＡＭテスト対象
であるＲＡＭ１のテスト方法を第１図を用いて説明する
。
であるＲＡＭ１のテスト方法を第１図を用いて説明する
。
まず、ステップｐＨでは電源供給状況及びＲＡＭテスト
のための準備状況がチエツクされる。
のための準備状況がチエツクされる。
ステップｐＨで異常なしと判断された場合ステップＰ１
２へ移行しテストサイクルが実行される。
２へ移行しテストサイクルが実行される。
即ち、ＲＡＭテスト用のプログラムが起動し、プログラ
ム順にＲＡＭテストが実行される０次いで、ステップＰ
１３ではテストデータであるパターンデータＰＤがＲＡ
Ｍ１及びパターンレジスタ７に入力される。
ム順にＲＡＭテストが実行される０次いで、ステップＰ
１３ではテストデータであるパターンデータＰＤがＲＡ
Ｍ１及びパターンレジスタ７に入力される。
次いで、ステップＰ１４ではＲＡＭ１から読み出された
記録データＭＤが第１直列データ伝送路２を介してデー
タレジスタ３へ伝送される。ステップＰ１５ではデータ
レジスタ３へ伝送された記録データＭＤはラッチされた
後センスアンプ４にて増幅され、バッファ５へ伝送され
ると共に第２直列データ伝送路６を通ってパターンレジ
スタ７へ転送されパターンデータＰＤと比較される。
記録データＭＤが第１直列データ伝送路２を介してデー
タレジスタ３へ伝送される。ステップＰ１５ではデータ
レジスタ３へ伝送された記録データＭＤはラッチされた
後センスアンプ４にて増幅され、バッファ５へ伝送され
ると共に第２直列データ伝送路６を通ってパターンレジ
スタ７へ転送されパターンデータＰＤと比較される。
ここで、パターンレジスタ７は比較器８を用いて予め組
み込まれたテスト手順に従って記録データＭＤとパター
ンデータＰＤを比較するものである。
み込まれたテスト手順に従って記録データＭＤとパター
ンデータＰＤを比較するものである。
ステップＰ１６ではパターンレジスタ７における比較工
程において、データレジスタ３へ伝送された記録データ
ＭＤの全てが第２直列データ伝送路６を介してパターン
レジスタ７へ転送されたが否かがチエツクされる。記録
データＭＤがパターンレジスタ７へ全て転送されていな
い場合ステップ１７へ移行し、カウンタが増加される０
次いで。
程において、データレジスタ３へ伝送された記録データ
ＭＤの全てが第２直列データ伝送路６を介してパターン
レジスタ７へ転送されたが否かがチエツクされる。記録
データＭＤがパターンレジスタ７へ全て転送されていな
い場合ステップ１７へ移行し、カウンタが増加される０
次いで。
ステップＰ１５及びステップＰ１６が再び実行される。
この実行はステップＰ１６においてデータレジスタ３へ
転送された記録データＭＤの全てがパターンレジスタ７
へ転送されたと判断されるまで繰り返される。
転送された記録データＭＤの全てがパターンレジスタ７
へ転送されたと判断されるまで繰り返される。
記録データＭＤの全てがパターンレジスタ７へ全て転送
されたとステップＰ１６で判断された場合、ステップ１
８及びステップ２０へ移行する。
されたとステップＰ１６で判断された場合、ステップ１
８及びステップ２０へ移行する。
ステップＰ１８ではＲＡＭ１に記録されるデータＭＤの
全てがデータレジスタ３へ伝送されたか否かが判断され
る。上記記録データＭＤの全てがデータレジスタ３へ伝
送されたと判断された場合ステップＰ１９へ移行する。
全てがデータレジスタ３へ伝送されたか否かが判断され
る。上記記録データＭＤの全てがデータレジスタ３へ伝
送されたと判断された場合ステップＰ１９へ移行する。
ステップＰ１９ではパターンレジスタ７へ転送される記
録データＭＤがデータレジスタ３においてローアドレス
（ｒ。
録データＭＤがデータレジスタ３においてローアドレス
（ｒ。
Ｗ ａｃｊｒｅｓｓ＞単位でラッチされるようにロー
アドレスが増加される。
アドレスが増加される。
また、ステップ２０ではパターンレジスタ７に格納され
る記録データＭＤをパターンデータＰＤと比較する工程
が比較器８において行なわれる。
る記録データＭＤをパターンデータＰＤと比較する工程
が比較器８において行なわれる。
次いで、ステップ２１では上記の２種のデータＭＤ及び
ＰＤの比較結果を示す論理信号、即ちフラグ信号が発生
され、このフラグ信号は第３直列データ伝送路へ出力さ
れる。次いで、ステップ２２では上記フラグ信号がバッ
ファ５に入力され、さらにフラグ信号及びステップ１５
でバッファ５へ伝送された記録データＭＤがバッファ５
から出力される。従って、テスト員はＲＡＭテストの対
象となった記録素子、即ちＲＡＭＩが不良であるか使用
できるものであるかを知ることができる。
ＰＤの比較結果を示す論理信号、即ちフラグ信号が発生
され、このフラグ信号は第３直列データ伝送路へ出力さ
れる。次いで、ステップ２２では上記フラグ信号がバッ
ファ５に入力され、さらにフラグ信号及びステップ１５
でバッファ５へ伝送された記録データＭＤがバッファ５
から出力される。従って、テスト員はＲＡＭテストの対
象となった記録素子、即ちＲＡＭＩが不良であるか使用
できるものであるかを知ることができる。
このように、直列データ伝送路を有する記録素子のテス
ト方法を用いた場合のＲＡＭテストの所要時間を、従来
の並列データ伝送を行なった場合の所要時間と比較した
結果を以下に示す。
ト方法を用いた場合のＲＡＭテストの所要時間を、従来
の並列データ伝送を行なった場合の所要時間と比較した
結果を以下に示す。
記録素子としてＬＭ ＤＲＡＭを用い、４本の並列伝
送路からなる従来のＲＡＭテストでは、テスト所要時間
は１ビツト当たり１本の伝送路につきテストサイクルが
２００ｎｓであるので、１・１０’ （ＩＭ）Ｘ２０
０・１０−’／４＝０．０５ｓｅｃ。
送路からなる従来のＲＡＭテストでは、テスト所要時間
は１ビツト当たり１本の伝送路につきテストサイクルが
２００ｎｓであるので、１・１０’ （ＩＭ）Ｘ２０
０・１０−’／４＝０．０５ｓｅｃ。
となる。
同じ（ＩＭ ＤＲＡＭを用い、４本の直列データ伝送
路からなる本実施例におけるテスト所要時間は、 １・１０’ （ＩＭ）ｘ（テストサイクルタイム）／
４＋２・１０’ Ｘ２００．１Ｏ−９（データ変換サイ
クル） ＝０．００８ＳｅＣ となる。
路からなる本実施例におけるテスト所要時間は、 １・１０’ （ＩＭ）ｘ（テストサイクルタイム）／
４＋２・１０’ Ｘ２００．１Ｏ−９（データ変換サイ
クル） ＝０．００８ＳｅＣ となる。
従って、第２直列データ伝送路を介してパターンレジス
タ７へ転送される記録データＭＤをパターンレジスタ７
においてパターンデータＰＤと比較する作業が終了した
後、速やかにパターンレジスタ７は新たなパターンデー
タを入力することができるので、ＲＡＭテストの所要時
間を大幅に減らすことができる。
タ７へ転送される記録データＭＤをパターンレジスタ７
においてパターンデータＰＤと比較する作業が終了した
後、速やかにパターンレジスタ７は新たなパターンデー
タを入力することができるので、ＲＡＭテストの所要時
間を大幅に減らすことができる。
特に、本実施例ではステップＰ１８においてＲＡＭＩか
らデータレジスタ３へ記録データＭＤをデータレジスタ
３のローアドレス単位ごとに第１直列データ伝送路２を
介して直列伝送させるようにしたので、付加的なカラム
アドレス（ｃｏｌｕｍｎ ａｄｒｅｓｓ）を使用する
必要がなく、データ処理時間を短縮することができる。
らデータレジスタ３へ記録データＭＤをデータレジスタ
３のローアドレス単位ごとに第１直列データ伝送路２を
介して直列伝送させるようにしたので、付加的なカラム
アドレス（ｃｏｌｕｍｎ ａｄｒｅｓｓ）を使用する
必要がなく、データ処理時間を短縮することができる。
また、本実施例ではＲＡＭ１に記録されるデータＭＤを
データレジスタ３へ直列伝送するようにしたので、高密
度に集積されるに従って記録素子のチップサイズが大き
くなることを防止することができる。
データレジスタ３へ直列伝送するようにしたので、高密
度に集積されるに従って記録素子のチップサイズが大き
くなることを防止することができる。
さらに、パターンレジスタ７を記録素子に内蔵するよう
にすれば任意のデータを用いてＲＡＭテストを実行でき
、かつＲＡＭテストはパターンデータの直列入出力方式
（ｓｅｒｉａｌ ａｃｃｅｓｓ ｔｅｃｈｎｉｑｕ
ｅ）によって高速化が可能となる。
にすれば任意のデータを用いてＲＡＭテストを実行でき
、かつＲＡＭテストはパターンデータの直列入出力方式
（ｓｅｒｉａｌ ａｃｃｅｓｓ ｔｅｃｈｎｉｑｕ
ｅ）によって高速化が可能となる。
本発明は、上記実施例に限定されるものではなく、適宜
の設計的変更により、適宜の対応で実施し得るものであ
る。
の設計的変更により、適宜の対応で実施し得るものであ
る。
［発明の効果］
以上説明したように本発明によれば、パターンデータを
記録するＲＡＭからそのＲＡＭの記録データを直列デー
タ伝送路を介してパターンレジスタへ供給する工程と、
前記パターンレジスタへ前記直列データ伝送路を介して
供給された記録データを前記パターンレジスタに予め入
力された前記パターンデータと比較する工程とを備え、
また前記直列データ伝送路は、ＲＡ Ｍに接続されラッ
チ回路を有するデータレジスタにデータを与える第１直
列データ伝送路と、該伝送路を介して前記データレジス
タに与えられたデータを前記データレジスタに接続され
るセンスアンプにて増幅し増幅されたデータを前記パタ
ーンレジスタに格納する第２直列データ伝送路と、該伝
送路を介して前記パターンレジスタに格納されたデータ
分前記パターンデータと比較した結果を出力する第３直
列データ伝送路とからなり、第１直列データ伝送路及び
第２直列データ伝送路を介してＲＡＭに記録されたデー
タを直列に伝送し、かつフラグ信号を第３直列データ伝
送路を介して伝送することにより、データ伝送に要する
時間が大幅に短縮され、直列データ伝送路を数多く設け
る必要がないので、記録素子のチップサイズを大きくす
ることなくＲＡＭテストを速やかに行なうことができる
。
記録するＲＡＭからそのＲＡＭの記録データを直列デー
タ伝送路を介してパターンレジスタへ供給する工程と、
前記パターンレジスタへ前記直列データ伝送路を介して
供給された記録データを前記パターンレジスタに予め入
力された前記パターンデータと比較する工程とを備え、
また前記直列データ伝送路は、ＲＡ Ｍに接続されラッ
チ回路を有するデータレジスタにデータを与える第１直
列データ伝送路と、該伝送路を介して前記データレジス
タに与えられたデータを前記データレジスタに接続され
るセンスアンプにて増幅し増幅されたデータを前記パタ
ーンレジスタに格納する第２直列データ伝送路と、該伝
送路を介して前記パターンレジスタに格納されたデータ
分前記パターンデータと比較した結果を出力する第３直
列データ伝送路とからなり、第１直列データ伝送路及び
第２直列データ伝送路を介してＲＡＭに記録されたデー
タを直列に伝送し、かつフラグ信号を第３直列データ伝
送路を介して伝送することにより、データ伝送に要する
時間が大幅に短縮され、直列データ伝送路を数多く設け
る必要がないので、記録素子のチップサイズを大きくす
ることなくＲＡＭテストを速やかに行なうことができる
。
第１図は本発明の一実施例に係わる直列データ伝送路を
有する記録素子のテスト方法の概要を示すフローチャー
ト図、 第２図は第１図に示す直５１１データ伝送路を有する記
録素子のテスト方法を実施するために用いるＲＡＭテス
ト回路のブロック図、 第３図は従来の記録素子のテスト方法を示すフローチャ
ート図である。 １・・・ＲＡＭ ２・・・第１直列データ伝送路 ３・・・データレジスタ ４・・・センスアンプ ５°°°バツフア ６・・・第２直列データ伝送路 ７・・・パターンレジスタ ８・・・比較器 ９・・・第３直列データ伝送路 第２図
有する記録素子のテスト方法の概要を示すフローチャー
ト図、 第２図は第１図に示す直５１１データ伝送路を有する記
録素子のテスト方法を実施するために用いるＲＡＭテス
ト回路のブロック図、 第３図は従来の記録素子のテスト方法を示すフローチャ
ート図である。 １・・・ＲＡＭ ２・・・第１直列データ伝送路 ３・・・データレジスタ ４・・・センスアンプ ５°°°バツフア ６・・・第２直列データ伝送路 ７・・・パターンレジスタ ８・・・比較器 ９・・・第３直列データ伝送路 第２図
Claims (4)
- （１）パターンデータを記録するＲＡＭからそのＲＡＭ
の記録データを直列データ伝送路を介してパターンレジ
スタへ供給する工程と、 前記パターンレジスタへ前記直列データ伝送路を介して
供給された記録データを前記パターンレジスタに予め入
力された前記パターンデータと比較する工程とを備えた
ことを特徴とする直列データ伝送路を有する記録素子の
テスト方法。 - （２）直列データ伝送路は、ＲＡＭに接続されラッチ回
路を有するデータレジスタにデータを与える第１直列デ
ータ伝送路と、 該伝送路を介して前記データレジスタに与えられたデー
タを前記データレジスタに接続されるセンスアンプにて
増幅し増幅されたデータをパターンレジスタに格納する
第２直列データ伝送路と、該伝送路を介して前記パター
ンレジスタに格納されたデータをパターンデータと比較
した結果を出力する第３直列データ伝送路とからなるこ
とを特徴とする請求項（１）の直列データ伝送路を有す
る記録素子のテスト方法。 - （３）パターンレジスタは、記録データをパターンデー
タと比較した後、新たな記録データを第２直列データ伝
送路を介して格納し、再び新たな記録データを前記パタ
ーンデータと比較することを特徴とする請求項（１）又
は（２）記載の直列データ伝送路を有する記録素子のテ
スト方法。 - （４）第３直列データ伝送路から出力される比較結果は
記録データ及びパターンデータが一致しているか否かを
論理記号で示すフラグ信号で与えられることを特徴とす
る請求項（１）又は請求項（２）記載の直列データ伝送
路を有する記録素子のテスト方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890008001A KR920001079B1 (ko) | 1989-06-10 | 1989-06-10 | 직렬데이타 통로가 내장된 메모리소자의 테스트방법 |
| KR89-8001 | 1989-06-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0312099A true JPH0312099A (ja) | 1991-01-21 |
Family
ID=19286969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018100A Pending JPH0312099A (ja) | 1989-06-10 | 1990-01-30 | 直列データ伝送路を有する記録素子のテスト方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH0312099A (ja) |
| KR (1) | KR920001079B1 (ja) |
| DE (1) | DE4018438C2 (ja) |
| GB (1) | GB2235074A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790559A (en) * | 1996-03-29 | 1998-08-04 | Advantest Corporation | Semiconductor memory testing apparatus |
| DE19930169B4 (de) | 1999-06-30 | 2004-09-30 | Infineon Technologies Ag | Testeinrichtung und Verfahren zum Prüfen eines Speichers |
| DE10139724B4 (de) | 2001-08-13 | 2004-04-08 | Infineon Technologies Ag | Integrierter dynamischer Speicher mit Speicherzellen in mehreren Speicherbänken und Verfahren zum Betrieb eines solchen Speichers |
| DE102004040799A1 (de) * | 2004-08-23 | 2006-03-09 | Infineon Technologies Ag | Testverfahren zum Testen eines Datenspeichers mit Baustein interner Speicherung der Testergebnisse |
| KR100825013B1 (ko) * | 2006-09-28 | 2008-04-24 | 주식회사 하이닉스반도체 | 패키지 레벨의 명령 테스트를 위한 반도체 장치 |
| CN110501554B (zh) * | 2019-08-15 | 2022-04-26 | 苏州浪潮智能科技有限公司 | 一种存储芯片安装的检测方法及装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3961252A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
| WO1983002164A1 (en) * | 1981-12-17 | 1983-06-23 | Ryan, Philip, Meade | Apparatus for high speed fault mapping of large memories |
| JPS59121687A (ja) * | 1982-12-27 | 1984-07-13 | Fujitsu Ltd | バブルメモリ素子の試験方法 |
| NO843375L (no) * | 1983-10-06 | 1985-04-09 | Honeywell Inf Systems | Databehandlingssystem og fremgangsmaate til vedlikehold samt anrodning |
| DE3886038T2 (de) * | 1988-07-13 | 1994-05-19 | Philips Nv | Speichergerät, das einen zur Ausführung einer Selbstprüfung adaptierten statischen RAM-Speicher enthält und integrierte Schaltung, die als eingebauten statischen RAM-Speicher ein solches Gerät enthält. |
-
1989
- 1989-06-10 KR KR1019890008001A patent/KR920001079B1/ko not_active IP Right Cessation
-
1990
- 1990-01-30 JP JP2018100A patent/JPH0312099A/ja active Pending
- 1990-06-08 GB GB9012833A patent/GB2235074A/en not_active Withdrawn
- 1990-06-08 DE DE4018438A patent/DE4018438C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR920001079B1 (ko) | 1992-02-01 |
| GB9012833D0 (en) | 1990-08-01 |
| DE4018438C2 (de) | 1995-10-19 |
| DE4018438A1 (de) | 1991-01-24 |
| KR910001778A (ko) | 1991-01-31 |
| GB2235074A (en) | 1991-02-20 |
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