JPH08201487A - 検査方法及び検査回路 - Google Patents
検査方法及び検査回路Info
- Publication number
- JPH08201487A JPH08201487A JP7009081A JP908195A JPH08201487A JP H08201487 A JPH08201487 A JP H08201487A JP 7009081 A JP7009081 A JP 7009081A JP 908195 A JP908195 A JP 908195A JP H08201487 A JPH08201487 A JP H08201487A
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- Japan
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- circuit
- output
- potential
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Abstract
(57)【要約】 （修正有）
【目的】 所定の電位の出力動作中に外部出力端子の電
位を記憶し、比較することにより、ショートによる電位
の引き込みが検査できる。 【構成】 テスト状態において、所定の値を出力すると
き、外部出力端子６すなわち出力バッファ５の出力の値
を出力動作中にフィードバックし記憶するために出力バ
ッファ５の出力からマルチプレクサ７の入力に信号線を
設け、マルチプレクサ７のコントロール入力は例えばバ
ウンダリスキャンのＥＸＴＥＳＴなど、出力動作中にフ
ィードバック信号線がアクティブになるような信号で構
成し、マルチプレクサ１を介してフリップフロップ２に
フィードバックされた値を記憶する。
位を記憶し、比較することにより、ショートによる電位
の引き込みが検査できる。 【構成】 テスト状態において、所定の値を出力すると
き、外部出力端子６すなわち出力バッファ５の出力の値
を出力動作中にフィードバックし記憶するために出力バ
ッファ５の出力からマルチプレクサ７の入力に信号線を
設け、マルチプレクサ７のコントロール入力は例えばバ
ウンダリスキャンのＥＸＴＥＳＴなど、出力動作中にフ
ィードバック信号線がアクティブになるような信号で構
成し、マルチプレクサ１を介してフリップフロップ２に
フィードバックされた値を記憶する。
Description
【０００１】
【産業上の利用分野】本発明は、高密度に実装された回
路基板を正確に検査するための検査方法及び検査回路に
関するものである。
路基板を正確に検査するための検査方法及び検査回路に
関するものである。
【０００２】
【従来の技術】近年、集積回路はディジタル化が進み、
回路規模が非常に大きくなり、ピン数も増加している。
そして実装技術も高密度化の一途をたどり、基板の箔パ
ターンも微細化してきた。この様な背景の中、実装基板
の検査が非常に困難になってきている。その理由とし
て、１）ＬＳＩが大規模になり、検査するためのパター
ンを作成するのが困難。２）実装基板の高密度化によ
り、テストラウンドを設けることが困難。この様な検査
困難化の課題に対しての具体的解決方法として提案され
たものの一つがバウンダリスキャン検査技術（以下バウ
ンダリスキャン）である。バウンダリスキャンは１９９
０年に標準化（ＩＥＥＥ１１４９．１）された技術でそ
の概要は、ＬＳＩチップの周辺部に検査回路を設け、そ
の検査回路とプローブ間、また検査回路と、他のバウン
ダリスキャンＬＳＩの検査回路間で検査データの通信を
行い、半田づけのショート、オープンを検出する。その
ため、ＬＳＩの内部回路が複雑であっても構わないし、
プローブ接続のためのテストラウンドも減らすことが出
来る。さらにテストラウンドを減らす方法として、バウ
ンダリスキャン検査回路搭載ＬＳＩ同士の間にある汎用
ＩＣ等もバウンダリスキャン検査回路を用いて検査（ク
ラスタテスト）することが出来る。
回路規模が非常に大きくなり、ピン数も増加している。
そして実装技術も高密度化の一途をたどり、基板の箔パ
ターンも微細化してきた。この様な背景の中、実装基板
の検査が非常に困難になってきている。その理由とし
て、１）ＬＳＩが大規模になり、検査するためのパター
ンを作成するのが困難。２）実装基板の高密度化によ
り、テストラウンドを設けることが困難。この様な検査
困難化の課題に対しての具体的解決方法として提案され
たものの一つがバウンダリスキャン検査技術（以下バウ
ンダリスキャン）である。バウンダリスキャンは１９９
０年に標準化（ＩＥＥＥ１１４９．１）された技術でそ
の概要は、ＬＳＩチップの周辺部に検査回路を設け、そ
の検査回路とプローブ間、また検査回路と、他のバウン
ダリスキャンＬＳＩの検査回路間で検査データの通信を
行い、半田づけのショート、オープンを検出する。その
ため、ＬＳＩの内部回路が複雑であっても構わないし、
プローブ接続のためのテストラウンドも減らすことが出
来る。さらにテストラウンドを減らす方法として、バウ
ンダリスキャン検査回路搭載ＬＳＩ同士の間にある汎用
ＩＣ等もバウンダリスキャン検査回路を用いて検査（ク
ラスタテスト）することが出来る。
【０００３】
【発明が解決しようとする課題】しかしながらバウンダ
リスキャンを使った検査においても、次の２点の課題が
あった。１点目の課題は、実装基板上でＬＳＩの使用し
ていない出力ピン（空ピン）がショートしたとき検査出
来ないことである。この場合多くはＬＳＩの機能が異常
をきたし、故障の原因となる。その対策としては、空ピ
ンを切断するか、または空ピンにテストラウンドを設け
てショート検査を行っていた。しかし空ピンを切断する
のは非常に困難であったし、使用しないピンにテストラ
ウンドを設けるのは実装基板を高密度化する妨げになっ
ていた。２点目の課題は、クラスタテストにおいてバウ
ンダリスキャン検査回路間にある被検査ＩＣの入力ピン
のショートが発見できない場合があることである。例え
ばＮＡＮＤ回路をクラスタテストしようとする場合、Ｎ
ＡＮＤ回路の入力として、００、０１、１０、出力期待
値として、１、入力として、１１、出力期待値として、
０のパターンを検査するが、ＮＡＮＤの入力同士がショ
ートし、低電位側（０）に引き込まれた場合、出力が期
待値と同じになるため、ショートが発見できない。本発
明はこのような課題を解決し、テストラウンドやプロー
ブに依存することなく、正確に検査出来る方法を提供す
るものである。
リスキャンを使った検査においても、次の２点の課題が
あった。１点目の課題は、実装基板上でＬＳＩの使用し
ていない出力ピン（空ピン）がショートしたとき検査出
来ないことである。この場合多くはＬＳＩの機能が異常
をきたし、故障の原因となる。その対策としては、空ピ
ンを切断するか、または空ピンにテストラウンドを設け
てショート検査を行っていた。しかし空ピンを切断する
のは非常に困難であったし、使用しないピンにテストラ
ウンドを設けるのは実装基板を高密度化する妨げになっ
ていた。２点目の課題は、クラスタテストにおいてバウ
ンダリスキャン検査回路間にある被検査ＩＣの入力ピン
のショートが発見できない場合があることである。例え
ばＮＡＮＤ回路をクラスタテストしようとする場合、Ｎ
ＡＮＤ回路の入力として、００、０１、１０、出力期待
値として、１、入力として、１１、出力期待値として、
０のパターンを検査するが、ＮＡＮＤの入力同士がショ
ートし、低電位側（０）に引き込まれた場合、出力が期
待値と同じになるため、ショートが発見できない。本発
明はこのような課題を解決し、テストラウンドやプロー
ブに依存することなく、正確に検査出来る方法を提供す
るものである。
【０００４】
【課題を解決するための手段】この課題を解決するため
に本発明の検査方法は、集積回路の外部出力端子と接続
され、さらに該外部出力端子の電位を記憶する記憶回路
を有する出力検査回路において、所定の電位の出力時に
おいて、該外部出力端子の電位を記憶し、前記所定の出
力電位と比較することにより検査を行う。
に本発明の検査方法は、集積回路の外部出力端子と接続
され、さらに該外部出力端子の電位を記憶する記憶回路
を有する出力検査回路において、所定の電位の出力時に
おいて、該外部出力端子の電位を記憶し、前記所定の出
力電位と比較することにより検査を行う。
【０００５】又、本発明の検査回路は、上記検査方法で
述べた中の出力検査回路についての具体的な構成に関す
るもので、所定の電位の出力時に外部出力端子の電位を
抽出するフィードバック回路と、抽出された電位を保持
するための記憶回路を備えている。
述べた中の出力検査回路についての具体的な構成に関す
るもので、所定の電位の出力時に外部出力端子の電位を
抽出するフィードバック回路と、抽出された電位を保持
するための記憶回路を備えている。
【０００６】
【作用】本発明は上記した検査方法又は検査回路によ
り、出力動作中の外部出力端子の電位を記憶出来るた
め、所定の出力の電位と記憶された外部出力端子の電位
を比較することにより、ショートによる電位の引き込み
が検査出来る。
り、出力動作中の外部出力端子の電位を記憶出来るた
め、所定の出力の電位と記憶された外部出力端子の電位
を比較することにより、ショートによる電位の引き込み
が検査出来る。
【０００７】
【実施例】以下本発明の一実施例の検査方法について、
図面を参照しながら説明する。
図面を参照しながら説明する。
【０００８】図１は本発明の実施例の検査方法及び検査
回路をを説明するための出力検査回路の回路図であり、
図中において、１、４、７はマルチプレクサ、２、３は
フリップフロップ、５は出力バッファ、６は外部出力端
子である。この出力検査回路の動作は、通常状態におい
てはマルチプレクサ４のＭｏｄｅ入力は０であり、出力
バッファ５はＳｙｓｔｅｍＬｏｇｉｃと接続されてい
る。そしてテスト状態の場合、所定の値を出力しようと
するときは、マルチプレクサ４のＭｏｄｅ入力を１とし
て、出力バッファ５をフリップフロップ３と接続する。
そして、マルチプレクサ１のＳｈｉｆｔＤＲ入力を１と
して、チェーン状に繋がった前検査回路からのシリアル
入力ＳｈｉｆｔＩｎからデータを取り込み、フリップフ
ロップ２のＣｌｏｃｋＤＲ入力によりデータを順次送
り、ＳｈｉｆｔＯｕｔから次の検査回路にデータを送
る。そして出力したい所定の値がフリップフロップ２に
来たとき、ＵｐｄａｔｅＤＲ入力によりフリップフロッ
プ３に取り込み、マルチプレクサ４を介して出力バッフ
ァ５に出力する。このとき本発明の検査方法は、外部出
力端子すなわち出力バッファの出力の値を出力動作中に
フィードバックし記憶することを特徴としている。その
ために出力バッファ５の出力からマルチプレクサ７の入
力に信号線を設け、マルチプレクサ７のコントロール入
力は例えばバウンダリスキャンのＥＸＴＥＳＴなど、出
力動作中にフィードバック信号線がアクティブになるよ
うな信号で構成し、マルチプレクサ１を介してフリップ
フロップ２にフィードバックされた値を記憶出来るよう
にする。そしてフリップフロップ２に記憶された値は、
マルチプレクサ１のＳｈｉｆｔＤＲ入力を１にして、フ
リップフロップ２のＣｌｏｃｋＤＲ入力によってシリア
ルに順次送り出し、出力しようとした所定の値と比較す
ることにより、外部出力端子６以降でショートによる電
位の引き込みの有無が検査出来る。
回路をを説明するための出力検査回路の回路図であり、
図中において、１、４、７はマルチプレクサ、２、３は
フリップフロップ、５は出力バッファ、６は外部出力端
子である。この出力検査回路の動作は、通常状態におい
てはマルチプレクサ４のＭｏｄｅ入力は０であり、出力
バッファ５はＳｙｓｔｅｍＬｏｇｉｃと接続されてい
る。そしてテスト状態の場合、所定の値を出力しようと
するときは、マルチプレクサ４のＭｏｄｅ入力を１とし
て、出力バッファ５をフリップフロップ３と接続する。
そして、マルチプレクサ１のＳｈｉｆｔＤＲ入力を１と
して、チェーン状に繋がった前検査回路からのシリアル
入力ＳｈｉｆｔＩｎからデータを取り込み、フリップフ
ロップ２のＣｌｏｃｋＤＲ入力によりデータを順次送
り、ＳｈｉｆｔＯｕｔから次の検査回路にデータを送
る。そして出力したい所定の値がフリップフロップ２に
来たとき、ＵｐｄａｔｅＤＲ入力によりフリップフロッ
プ３に取り込み、マルチプレクサ４を介して出力バッフ
ァ５に出力する。このとき本発明の検査方法は、外部出
力端子すなわち出力バッファの出力の値を出力動作中に
フィードバックし記憶することを特徴としている。その
ために出力バッファ５の出力からマルチプレクサ７の入
力に信号線を設け、マルチプレクサ７のコントロール入
力は例えばバウンダリスキャンのＥＸＴＥＳＴなど、出
力動作中にフィードバック信号線がアクティブになるよ
うな信号で構成し、マルチプレクサ１を介してフリップ
フロップ２にフィードバックされた値を記憶出来るよう
にする。そしてフリップフロップ２に記憶された値は、
マルチプレクサ１のＳｈｉｆｔＤＲ入力を１にして、フ
リップフロップ２のＣｌｏｃｋＤＲ入力によってシリア
ルに順次送り出し、出力しようとした所定の値と比較す
ることにより、外部出力端子６以降でショートによる電
位の引き込みの有無が検査出来る。
【０００９】
【発明の効果】以上のように本発明の検査方法又は検査
回路によれば、所定の出力の電位と記憶された外部出力
端子の電位を比較することにより、ショートによる電位
の引き込みが検査出来る。このことにより、実装基板上
で使用していない出力ピン（空ピン）のショートや、ク
ラスタテストにおいて発見が困難な、ＮＡＮＤなどのＩ
Ｃの入力ショートを容易に見つけることが可能となり、
テストラウンドやプローブに依存することなく正確に検
査出来ることになる。
回路によれば、所定の出力の電位と記憶された外部出力
端子の電位を比較することにより、ショートによる電位
の引き込みが検査出来る。このことにより、実装基板上
で使用していない出力ピン（空ピン）のショートや、ク
ラスタテストにおいて発見が困難な、ＮＡＮＤなどのＩ
Ｃの入力ショートを容易に見つけることが可能となり、
テストラウンドやプローブに依存することなく正確に検
査出来ることになる。
【図１】本発明の実施例を説明するための出力検査回路
の回路図
の回路図
１,４,７ マルチプレクサ ２,３ フリップフロップ ５ 出力バッファ ６ 外部出力端子
Claims (2)
- 【請求項１】 集積回路の外部出力端子と接続され、さ
らに該外部出力端子の電位を記憶する記憶回路を有する
出力検査回路において、所定の電位の出力時において、
該外部出力端子の電位を記憶し、前記所定の出力電位と
比較することを特徴とする検査方法。 - 【請求項２】 集積回路の内部回路と外部出力端子との
間に配置され、検査動作時に外部出力端子に所定の電位
を出力する検査回路において、所定の電位の出力時に該
外部出力端子の電位を抽出するフィードバック回路と、
抽出された電位を保持する記憶回路を備えたことを特徴
とする検査回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00908195A JP3293386B2 (ja) | 1995-01-24 | 1995-01-24 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00908195A JP3293386B2 (ja) | 1995-01-24 | 1995-01-24 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08201487A true JPH08201487A (ja) | 1996-08-09 |
| JP3293386B2 JP3293386B2 (ja) | 2002-06-17 |
Family
ID=11710673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00908195A Expired - Fee Related JP3293386B2 (ja) | 1995-01-24 | 1995-01-24 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3293386B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001235513A (ja) * | 2000-02-21 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそのテスト方法 |
| FR2846765A1 (fr) * | 2002-11-04 | 2004-05-07 | St Microelectronics Sa | Registre tampon de sortie, circuit electronique et procede de delivrance de signaux l'utilisant |
-
1995
- 1995-01-24 JP JP00908195A patent/JP3293386B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001235513A (ja) * | 2000-02-21 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びそのテスト方法 |
| FR2846765A1 (fr) * | 2002-11-04 | 2004-05-07 | St Microelectronics Sa | Registre tampon de sortie, circuit electronique et procede de delivrance de signaux l'utilisant |
| US7016988B2 (en) | 2002-11-04 | 2006-03-21 | Stmicroelectronics, S.A. | Output buffer register, electronic circuit and method for delivering signals using same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3293386B2 (ja) | 2002-06-17 |
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Legal Events
| Date | Code | Title | Description |
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