JP2001235513A - 半導体集積回路装置及びそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 論理ブロック内の論理演算回路からバウンダ
リスキャンテスト回路へのパス、叉はバウンダリスキャ
ンテスト回路から論理ブロック内の論理演算回路へのパ
スを検証するためには、パターン作成が困難、低い故障
検出率、テスト時間とパターンの増大等様々な課題があ
った。 【解決手段】 バウンダリスキャンテスト回路１０６３
の記憶手段２０９１から論理ブロック２１０内のフリッ
プフロップ２１３へのパスを、前記フリップフロップ２
１３の出力をバウンダリスキャンテスト回路１０６３へ
入力する選択回路２０２を用いて検証し、バウンダリス
キャンの動作制御のみで目的としているパスの縮退故障
をテストすることができ、テストパターンを簡略化でき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置及びそのテスト方法に関するものであり、特に、バウ
ンダリスキャンテスト回路を用いた論理集積回路のテス
ト容易化回路の構成とその検証方法の改良を図ったもの
に関する。

【０００２】

【従来の技術】近年、半導体装置の微細化、集積化に伴
い、これを搭載するボード上での回路の集積度も加速し
てきている。そのため、半導体集積回路装置を搭載した
ボードをテストする際、ボードにプローブを立ててテス
トを行うのが困難になってきた。バウンダリスキャンテ
ストは、こうした状況を解決すべく提案されたもので、
ＬＳＩ設計の段階でボードテストを想定した設計を行
い、ＬＳＩのピン制御でボードテストに相当するテスト
を実現する方法である。このバウンダリスキャンテスト
では、ＬＳＩ内部に予め設けたテスト用の信号経路によ
り、ＬＳＩに対する本来の入力及び出力信号の観測、バ
イパス、バウンダリスキャンテスト回路からＬＳＩ内部
回路叉は外部端子への信号出力などを行うことにより、
ボード上に搭載されたＬＳＩ間で信号の授受が確実に行
われているかをテストするものである。

【０００３】従来のバウンダリスキャンテスト回路を有
する論理集積回路の構成例を図４に示す。図４（ａ）の
構成において、１００は内部に論理ブロック２００を有
するＬＳＩ、１０１ａないし１０１ｘはＬＳＩ１００の
入力端子、１１１ａないし１１１ｘはＬＳＩ１００の出
力端子、１０６１ａないし１０６１ｘは論理ブロック２
００の複数の入力ポートとこれに対応する入力端子１０
１ａないし１０１ｘとの間に設けられた，入力側のバウ
ンダリスキャンテスト回路、１０２ａないし１０２ｘは
これら入力側のバウンダリスキャンテスト回路１０６１
ａないし１０６１ｘの内部に設けられた記憶手段、３０
０ａはこれら記憶手段１０２ａないし１０２ｘをシリア
ルに接続してバウンダリスキャンパスとなるシフトレジ
スタを構成した時にＬＳＩ１００の外部からバウンダリ
スキャンテスト用の信号を入力するための外部入力端
子、３００ｂは外部入力端子３００ａから入力されたバ
ウンダリスキャンテスト用の信号に対する応答信号を外
部に出力するための外部出力端子である。

【０００４】また、１０６２ａないし１０６２ｘは論理
ブロック２００の複数の出力ポートとこれに対応する出
力端子１１１ａないし１１１ｘとの間に設けられた，出
力側のバウンダリスキャンテスト回路、１０８ａないし
１０８ｘはこれら出力側のバウンダリスキャンテスト回
路１０６２ａないし１０６２ｘの内部に設けられた記憶
手段、４００ａはこれら記憶手段１０８ａないし１０８
ｘをシリアルに接続してバウンダリスキャンパスとなる
シフトレジスタを構成した時にＬＳＩ１００の外部から
バウンダリスキャンテスト用の信号を入力するための外
部入力端子、４００ｂは外部入力端子４００ａから入力
されたバウンダリスキャンテスト用の信号に対する応答
信号をＬＳＩ１００の外部に出力するための外部出力端
子である。

【０００５】図４（ｂ）は図４（ａ）の入力側のバウン
ダリスキャンテスト回路１０６１の実際の構成を示すも
ので、第ｍ番目のものを例にとって示すものである。即
ち、図４（ａ）の記憶手段１０２ｍは互いに直列接続さ
れた２つのフリップフロップ１０２０ｍ，１０２１ｍを
有しており、その前段および後段に２つの選択回路１０
６３ｍおよび１０６４ｍがそれぞれ備わっている。

【０００６】また、図４（ｃ）は図４（ａ）の出力側の
バウンダリスキャンテスト回路１０６２の実際の構成を
示すもので、第ｍ番目のものを例にとって示している。
即ち、図４（ａ）の記憶手段１０８ｍは互いに直列接続
された２つのフリップフロップ１０８０ｍ，１０８１ｍ
を有しており、その前段および後段に選択回路１０６５
ｍおよび１０６６ｍがそれぞれ備わっている。

【０００７】図５はこのようなバウンダリスキャンテス
ト用の回路を予め搭載しているＬＳＩ１００に対し、バ
ウンダリスキャンテストを実施するテスト装置５００を
示すものである。

【０００８】次に動作について説明する。図４のＬＳＩ
１００がボード上に既に実装されており、外部入力端子
３００ａ，４００ａおよび外部出力端子３００ｂ，４０
０ｂが図５のテスト装置５００に接続され、記憶手段１
０２内のフリップフロップ１０２０，１０２１および記
憶手段１０８内のフリップフロップ１０８０，１０８
１、選択回路１０６３，１０６４，１０６５，１０６６
がテスト装置５００の制御信号により制御されるように
接続されているものとする。

【０００９】まず、図４のＬＳＩ１００の論理ブロック
２００に対し、本来の入力端子１０１より入力信号をパ
ラレルに入力し、論理ブロック２００の応答信号を本来
の出力端子１１１よりパラレルに出力する場合を考え
る。この場合、図５のテスト装置５００は、バウンダリ
スキャンテスト用回路１０６１の選択回路１０６４に対
し、入力端子１０１側を選択し、バウンダリスキャンテ
スト用回路１０６２の選択回路１０６６に対し、論理ブ
ロック２００側を選択するように制御する。

【００１０】次に、論理ブロック２００に対し、外部入
力端子３００ａより入力データをシリアルに入力する場
合を考える。図５のテスト装置５００は入力側のバウン
ダリスキャンテスト回路１０６１の選択回路１０６３に
対しバウンダリスキャンシフト入力１０４側の入力を選
択し、かつ選択回路１０６４に対しフリップフロップ１
０２１側の入力を選択するように制御する。また、フリ
ップフロップ１０２０，１０２１に対し、クロックを与
え、それぞれクロックタイミングでデータを入力，保持
しかつ既に保持していたデータを出力させる。これは入
力側の全てのバウンダリスキャンテスト回路１０６１ａ
ないし１０６１ｘに対し同様に設定するものとする。

【００１１】また、第ｍ番目のバウンダリスキャンテス
ト回路１０６１ｍのバウンダリスキャンシフト入力１０
４ｍは第ｎ番目のバウンダリスキャンテスト回路（図示
せず）のバウンダリスキャンシフト出力に接続され、第
ｍ番目のバウンダリスキャンテスト回路１０６１ｍのバ
ウンダリスキャンシフト出力１０５ｍは第ｌ番目のバウ
ンダリスキャンテスト回路（図示せず）のバウンダリス
キャンシフト入力に接続されており、これは入力側の全
てのバウンダリスキャンテスト回路１０６１ａないし１
０６１ｘについて同様に接続されている。但し、第ｘ番
目のバウンダリスキャンテスト回路１０６１ｘのバウン
ダリスキャンシフト入力は外部入力端子３００ａに接続
されており、第ａ番目のバウンダリスキャンテスト回路
１０６１ａのバウンダリスキャンシフト出力は外部出力
端子３００ｂに接続されている。

【００１２】このため、外部入力端子３００ａからクロ
ックに同期して順次シフトインされた，バウンダリスキ
ャンテスト用のテストデータは、各バウンダリスキャン
テスト回路のバウンダリスキャンシフト入力１０４，選
択回路１０６３，フリップフロップ１０２０，バウンダ
リスキャンシフト出力１０５を介して次段のバウンダリ
スキャンテスト回路のバウンダリスキャンシフト入力に
入力され、以下同様に各バウンダリスキャンテスト回路
内の第１段目のフリップフロップ１０２０により順次シ
フトされて、外部出力端子３００ｂよりＬＳＩ１００外
部に出力される。

【００１３】その際、各バウンダリスキャンテスト回路
内の第２段目のフリップフロップ１０２１は第１段目の
フリップフロップ１０２０の出力を保持し、論理ブロッ
ク２００のそれぞれの入力ポートに、保持しているデー
タを出力するので、外部入力端子３００ａから順次シフ
トインしていったデータはフリップフロップ１０２０か
らなるシフトレジスタにより直列−並列変換され、フリ
ップフロップ１０２１により保持されて論理ブロック２
００の複数の入力ポートに与えられ、これにより、論理
ブロック２００はデータの処理を行い、その処理結果を
出力ポートに出力する。

【００１４】また、図５のテスト装置５００は出力側の
バウンダリスキャンテスト回路１０６２の選択回路１０
６５に対し論理ブロック２００側の入力を選択するよう
に制御する。また、フリップフロップ１０８０，１０８
１に対し、クロックを与え、それぞれクロックタイミン
グでデータを入力，保持しかつ既に保持していたデータ
を出力する。これは出力側の全てのバウンダリスキャン
テスト回路１０６２ａないし１０６２ｘに対し同様に設
定するものとする。

【００１５】また、第ｍ番目のバウンダリスキャンテス
ト回路１０６２ｍのバウンダリスキャンシフト入力１０
９ｍは第ｎ番目のバウンダリスキャンテスト回路（図示
せず）のバウンダリスキャンシフト出力に接続され、第
ｍ番目のバウンダリスキャンテスト回路１０６２ｍのバ
ウンダリスキャンシフト出力１１０ｍは第ｌ番目のバウ
ンダリスキャンテスト回路（図示せず）のバウンダリス
キャンシフト入力に接続されており、これは出力側の全
てのバウンダリスキャンテスト回路１０６２ａないし１
０６２ｘについて同様に接続されている。但し、第ｘ番
目のバウンダリスキャンテスト回路１０６２ｘのバウン
ダリスキャンシフト入力は外部入力端子４００ａに接続
されており、第ａ番目のバウンダリスキャンテスト回路
１０６２ａのバウンダリスキャンシフト出力は外部出力
端子４００ｂに接続されている。

【００１６】このため、論理ブロック２００の複数の出
力ポートから出力されたデータは、各バウンダリスキャ
ンテスト回路の選択回路１０６５，フリップフロップ１
０８０，バウンダリスキャンシフト出力１１０を介して
次段のバウンダリスキャンテスト回路のバウンダリスキ
ャンシフト入力に入力され、以下同様に各バウンダリス
キャンテスト回路内の第１段目のフリップフロップ１０
８０により順次シフトされるため、論理ブロック２００
の複数の出力ポートから出力されたデータは、フリップ
フロップ１０８０からなるシフトレジスタにより並列−
直列変換が行われて、外部出力端子４００ｂよりＬＳＩ
１００外部に出力される。

【００１７】テスト装置５００では、この外部出力端子
４００ｂより得られるデータが、期待値に一致している
か否かで、入力側の外部入力端子４００ａから入力した
データが論理ブロックに正しく入力され、かつ、論理ブ
ロック２００で処理されたデータが出力側の外部出力端
子４００ｂに正しく出力されるかをテストすることがで
きる。

【００１８】また、上述のように、入力側の各バウンダ
リスキャンテスト回路内の２つの選択回路、および、出
力側の各バウンダリスキャンテスト回路内の２つの選択
回路をそれぞれ適宜切替えることにより、本来の入力端
子から入力した本来のデータを論理ブロックに並列で入
力したり、外部入力端子からシリアルに入力したテスト
用のデータを順次シフトインしこれを並列データに変換
して論理ブロックに入力したり、また論理ブロックから
並列に出力されたデータを本来の出力端子より並列に出
力したり、論理ブロックから並列に出力されたデータを
シリアルデータに変換して外部出力端子より出力したり
することができるので、ＬＳＩに対する本来の入力及び
出力信号の観測、バイパス、バウンダリスキャンテスト
回路からＬＳＩ内部回路又は外部端子への信号出力など
を行うことができ、ボード上に搭載されたＬＳＩ間で信
号の授受が確実に行われているかをテストすることがで
きる。

【００１９】ところで、論理ブロック２００の入力側に
配置されているバウンダリスキャンテスト回路１０６１
の中の記憶手段１０２から論理ブロック２００へ至るパ
ス１０３や、論理ブロック２００から出力側に配置され
ているバウンダリスキャンテスト回路１０６２の中の記
憶手段１０８へ至るパス１０７に縮退故障が生じること
がある。この縮退故障は、これらのパスがＬＳＩ製造時
の配線ミス等で電源ラインやグランドラインと短絡して
しまい、パスの信号が“Ｈ”あるいは“Ｌ”に固定され
ることで生じるものである。

【００２０】この縮退故障をテストする場合、第１，第
２の方法がある。第１の方法としては、論理ブロック２
００への入力をバウンダリスキャン制御により、バウン
ダリスキャンシフト入力１０４を通じて或る設定値を記
憶手段１０２に設定し、その設定値を再びバウンダリス
キャン制御によりパス１０３を通じて論理ブロックに出
力する。設定値に基づいて論理ブロック２００が動作
し、その出力を更にバウンダリスキャン制御によりパス
１０７を通じて記憶手段１０８に取り込み、バウンダリ
スキャンシフト出力１１０を経て外部端子１１１にバウ
ンダリスキャンシフト出力する。この一連の操作によ
り、仮にパス１０３及び１０７に縮退故障があれば、論
理ブロック１００からの出力値が期待値と異なるので、
故障検出が可能になる。

【００２１】また、第２の方法としては、論理ブロック
２００自体のテスト容易化のためにバウンダリスキャン
テスト回路とは別に設けられる、本来のスキャンチエー
ンを利用する。即ち、バウンダリスキャンテスト回路と
接続される，論理ブロック２００内の論理演算回路がバ
ウンダリスキャンチェーンとは別に存在するスキャンチ
ェーンの構成要素であれば、入力側に配置されているバ
ウンダリスキャンテスト回路１０６１の検証は、記憶手
段１０２にバウンダリスキャン制御で値を設定し、その
出力を前記論理演算回路に取り込み、本来のスキャンシ
フト制御で外部出力端子３００ｂにバウンダリスキャン
シフト出力することで可能である。

【００２２】また、出力側に配置されているバウンダリ
スキャンテスト回路１０６２の検証は、本来のスキャン
シフト制御により、論理ブロック２００内の論理演算回
路に値を設定し、その出力をバウンダリスキャンテスト
回路の記憶手段１０８に取り込み、バウンダリスキャン
制御により外部端子にバウンダリスキャンシフト出力す
ることで可能である。

【００２３】

【発明が解決しようとする課題】従来の論理集積回路は
以上のように構成されており、上述したように、図４に
示す論理ブロック２００の入力側に配置されているバウ
ンダリスキャンテスト回路１０６１の記憶手段１０２か
ら論理ブロック２００へ至るパス１０３、及び論理ブロ
ック２００からその出力側に配置されているバウンダリ
スキャンテスト回路１０６２の記憶手段１０８へ至るパ
ス１０７に対し、縮退故障テストを行う必要がある。

【００２４】上述のように、この縮退故障テストの方法
としては、第１，第２の方法があるが、第１の方法で
は、個別のバウンダリスキャンテスト回路の検証は困難
であり、更に論理ブロックの動作を把握した上で縮退故
障を検出できるような入力値と出力値を考えなければな
らず、その選択が非常に複雑な上に、論理ブロックの構
成によっては検証できないパスが存在することが起こり
得る。

【００２５】また、第２の方法では、本来のスキャンシ
フト制御とバウンダリスキャン制御の両方を用いるた
め、テストパターンが大幅に増大する。また、本来のス
キャンシフトとバウンダリスキャンシフトではスキャン
チェーンが別々であり、互いの動作タイミングやスキャ
ンチェーンの並びを考慮した制御を考えなければならな
いため、テストパターンが複雑になり、事実上テストが
不可能になるという問題があった。

【００２６】本発明は、上記のような従来の課題を解決
するためになされたもので、バウンダリスキャンの制御
動作のみで、問題となるパス、即ち、バウンダリスキャ
ンテスト回路の記憶手段から論理ブロックへのパス、及
び論理ブロックからバウンダリスキャンテスト回路の記
憶手段へのパス、の縮退故障をテストでき、縮退故障テ
ストの際の複雑な制御動作をなくし、テストパターン作
成の容易化やテストパターンの削減に貢献する、半導体
集積回路装置及びそのテスト方法を提供することを目的
とする。

【００２７】

【課題を解決するための手段】この目的を達成するため
に、本願の請求項１の発明に係る半導体集積回路装置
は、論理ブロックとバウンダリスキャンテスト回路とを
有する半導体集積回路装置において、前記バウンダリス
キャンテスト回路の出力を入力とし、前記入力に対し演
算を行なう前記論理ブロック内の論理演算回路の出力
が、前記バウンダリスキャンテスト回路への入力となる
ようにしたものである。前記構成とすることによって、
論理ブロックに対して行うバウンダリスキャンの動作制
御のみで、目的としているパスの縮退故障をテストする
ことを可能にする。このことにより、複雑な制御動作を
不要にし、テストパターンが簡略化され、ひいてはＬＳ
Ｉ全体のテストパターン削減にもつながる。

【００２８】また、本願の請求項２の発明に係る半導体
集積回路装置は、入力端子と、前記入力端子の出力を入
力とするバウンダリスキャンテスト回路と、前記バウン
ダリスキャンテスト回路の出力を入力とする論理ブロッ
ク内の論理演算回路と、前記論理演算回路の出力と前記
入力端子の出力を切り替えその出力を前記バウンダリス
キャンテスト回路への入力とする選択回路とを備えるよ
うにしたものである。前記構成とすることによって、論
理ブロックの入力側で行うバウンダリスキャンの動作制
御のみで、目的としている入力側のパスの縮退故障をテ
ストすることを可能にする。このことにより、複雑な制
御動作を不要にし、テストパターンが簡略化され、ひい
てはＬＳＩ全体のテストパターン削減にもつながる。

【００２９】また、本願の請求項３の発明に係る半導体
集積回路装置は、論理ブロック内の論理演算回路と、前
記論理演算回路の出力を入力とするバウンダリスキャン
テスト回路と、前記バウンダリスキャンテスト回路の出
力を入力とする出力端子と、前記バウンダリスキャンテ
スト回路からのバウンダリスキャンシフト出力と前記論
理演算回路の通常入力を切り替えその出力を前記論理演
算回路の入力とする選択回路とを備えるようにしたもの
である。前記構成とすることによって、論理ブロックの
出力側で行うバウンダリスキャンの動作制御のみで、目
的としている出力側のパスの縮退故障をテストすること
を可能にする。このことにより、複雑な制御動作を不要
にし、テストパターンが簡略化され、ひいてはＬＳＩ全
体のテストパターン削減にもつながる。

【００３０】また、本願の請求項４の発明に係る半導体
集積回路装置は、請求項２または請求項３記載の半導体
集積回路装置において、前記バウンダリスキャンテスト
回路は、前記バウンダリスキャンテスト回路への入力と
バウンダリスキャンシフト入力を切り替える第１の選択
回路と、前記第１の選択回路の出力を入力とし、その出
力がバウンダリスキャンシフト出力となる第１の記憶手
段と、前記第１の記憶手段の出力を入力とする第２の記
憶手段と、前記第２の記憶手段の出力と前記バウンダリ
スキャンテスト回路への入力を切り替えその出力が前記
バウンダリスキャンテスト回路からの出力となる第２の
選択回路とを備えるようにしたものである。前記構成と
することによって、バウンダリスキャンテスト回路の具
体的な構成を提供し、論理ブロックに対して行うバウン
ダリスキャンの動作制御のみで、目的としているパスの
縮退故障をテストすることを可能にする。このことによ
り、複雑な制御動作を不要にし、テストパターンが簡略
化され、ひいてはＬＳＩ全体のテストパターン削減にも
つながる。

【００３１】また、本願の請求項５の発明に係る半導体
集積回路装置のテスト方法は、バウンダリスキャンテス
ト回路内の記憶手段から論理ブロック内の論理演算回路
へのパスについて、バウンダリスキャンシフト入力によ
り前記記憶手段に値を設定し、前記値を前記論理演算回
路へ入力し、その演算結果である前記論理演算回路の出
力を再び前記バウンダリスキャンテスト回路に取り込み
バウンダリスキャンシフト出力により外部端子に出力す
ることで故障検証を行うようにしたものである。前記方
法とすることによって、バウンダリスキャンテスト回路
から論理ブロックに対して出力した信号を再びバウンダ
リスキャンテスト回路に戻すことを可能にし、論理ブロ
ックの入力側で行うバウンダリスキャンの動作制御のみ
で、目的としている入力側のパスの縮退故障をテストす
ることを可能にする。このことにより、複雑な制御動作
を不要にし、テストパターンが簡略化され、ひいてはＬ
ＳＩ全体のテストパターン削減にもつながる。

【００３２】また、本願の請求項６の発明に係る半導体
集積回路装置のテスト方法は、論理ブロック内の論理演
算回路からバウンダリスキャンテスト回路の記憶手段へ
のパスについて、バウンダリスキャンシフト出力により
前記論理演算回路に値を設定し、前記値の演算結果を前
記バウンダリスキャンテスト回路内の記憶手段へ入力
し、前記記憶手段の出力をバウンダリスキャンシフト出
力により外部端子に出力することで故障検証を行うよう
にしたものである。前記方法とすることによって、バウ
ンダリスキャンテスト回路から論理ブロックに対して出
力した信号を再びバウンダリスキャンテスト回路に戻す
ことを可能にし、論理ブロックの出力側で行うバウンダ
リスキャンの動作制御のみで、目的としている出力側の
パスの縮退故障をテストすることを可能にする。このこ
とにより、複雑な制御動作を不要にし、テストパターン
が簡略化され、ひいてはＬＳＩ全体のテストパターン削
減にもつながる。

【００３３】

【発明の実施の形態】実施の形態１．以下、本発明の実
施の形態について、図面を参照しながら説明する。図１
に本実施の形態１における、半導体集積回路装置の入力
側の回路構成例を示す。この実施の形態１は請求項１，
２，４，５の発明に対応するものである。図１におい
て、１００は内部に論理ブロック２１０を有するＬＳ
Ｉ、１０１ａないし１０１ｘはＬＳＩ１００の入力端
子、２１３ａないし２１３ｘは論理ブロック２１０の複
数の入力ポートに対応して設けられたフリップフロッ
プ、１０６３ａないし１０６３ｘは論理ブロック２１０
の複数の入力ポートとこれに対応する入力端子１０１ａ
ないし１０１ｘとの間に設けられた，入力側のバウンダ
リスキャンテスト回路、２０７１ａ，２０９１ａないし
２０７１ｘ，２０９１ｘはこれら入力側のバウンダリス
キャンテスト回路１０６３ａないし１０６３ｘの内部に
設けられたフリップフロップ（記憶手段）、２０５１ａ
ないし２０５１ｘはフリップフロップ２０７１ａないし
２０７１ｘの入力側に設けられた選択回路、２１１１ａ
ないし２１１１ｘはフリップフロップ２０９１ａないし
２０９１ｘの出力側に設けられた選択回路、２０２ａな
いし２０２ｘはバウンダリスキャンテスト回路１０６３
ａないし１０６３ｘの入力側に設けられた選択回路であ
る。また、３００ａはこれらフリップフロップ２０７１
ａないし２０７１ｘをシリアルに接続してバウンダリス
キャンパスとなるシフトレジスタを構成した時にＬＳＩ
１００の外部からバウンダリスキャンテスト用の信号を
入力するための外部入力端子、３００ｂは外部入力端子
３００ａから入力されたバウンダリスキャンテスト用の
信号に対する応答信号を外部に出力するための外部出力
端子である。

【００３４】図３はこのようなバウンダリスキャンテス
ト用の回路を予め搭載しているＬＳＩ１００に対し、バ
ウンダリスキャンテストを実施するテスト装置５０１を
示すものである。

【００３５】次に動作について説明する。図１のＬＳＩ
１００がボード上に既に実装されており、外部入力端子
３００ａおよび外部出力端子３００ｂが図３のテスト装
置５０１に接続され、バウンダリスキャンテスト回路１
０６３内のフリップフロップ２０７１，２０９１、選択
回路２０５１，２１１１、ＬＳＩ１００内の選択回路２
０２および論理ブロック２１０内のフリップフロップ２
１３がテスト装置５０１の制御信号により制御されるよ
うに接続されているものとする。

【００３６】入力端子１０１からの出力２０１と、論理
ブロック２１０内の論理演算回路であるフリップフロッ
プ２１３からの出力２１４を第３の選択回路２０２で切
り替える。第１の選択回路２０５１は、第３の選択回路
２０２の出力２０３とバウンダリスキャンシフト入力２
０４１を切り替え、バウンダリスキャンのシフト動作時
はバウンダリスキャンシフト入力２０４１を選択する。
この第１の選択回路２０５１の出力２０６１がバウンダ
リスキャンテスト回路１０６３内の第１の記憶手段であ
るフリップフロップ２０７１の入力となり、このフリッ
プフロップ２０７１の出力がバウンダリスキャンシフト
出力２０８１となる。また、フリップフロップ２０９１
はバウンダリスキャンテスト回路１０６３内の第２の記
憶手段であり、フリップフロップ２０７１の出力がその
入力となる。

【００３７】第２の選択回路２１１１は入力端子１０１
の出力２０１とフリップフロップ２０９１の出力２１０
２を切り替え、通常動作時は入力端子１０１の出力２０
１を選択し、バウンダリスキャン制御で設定した値を論
理ブロック２１０に出力したい場合はフリップフロップ
２０９１の出力２１０２を選択する。この第２の選択回
路２１１１の出力２１２２が論理ブロック２１０内のフ
リップフロップ２１３の入力となり、フリップフロップ
２１３の出力２１４が論理ブロック１００の動作信号と
なる。

【００３８】上記回路構成の，場合毎の動作は以下のよ
うになる。即ち、入力端子１０１から入力した本来のデ
ータを論理ブロック２０１に並列で入力する場合、図３
のテスト装置５０１は、単に選択回路２１１１が入力端
子１０１側を選択するように制御する。

【００３９】また、テスト装置５０１が、外部入力端子
３００ａを介してシリアルに入力したテスト用のデータ
を順次シフトインしこれを並列データに変換して論理ブ
ロック２１０に入力する場合、図３のテスト装置５０１
は選択回路２０５１がバウンダリスキャンテスト入力２
０４１側を選択し、かつ選択回路２１１１がフリップフ
ロップ２０９１側を選択するように制御する。これによ
り、バウンダリスキャンテストを実施できる。

【００４０】一方、バウンダリスキャンチェーンの縮退
故障テスト、即ち、フリップフロップ２０９１からフリ
ップフロップ２１３へ至るパス２１２２の縮退故障を検
証するには、バウンダリスキャンシフト制御で、バウン
ダリスキャンチェーンの構成要素であるフリップフロッ
プ２０７１に値を設定し、その値をフリップフロップ２
０９１に格納する。

【００４１】そして、第２の選択回路２１１１でパス２
１２２を選択することにより、フリップフロップ２０９
１の出力がフリップフロップ２１３への入力２１２２と
なる。フリップフロップ２１３の出力２１４を選択回路
２０２、２０５１を介して再びフリップフロップ２０７
１に格納する。その格納データをバウンダリスキャンシ
フト出力２０８１を通じてバウンダリスキャンシフト制
御で外部にバウンダリスキャンシフト出力する。

【００４２】その際のテスト装置５０１による制御動作
（テスト方法）は、より詳しくは次のようになる。即
ち、テスト装置５０１が外部入力端子３００ａよりバウ
ンダリスキャンテスト回路１０６３ｘのバウンダリスキ
ャンシフト入力２０４１ｘを介して入力したテストデー
タは、テスト装置５０１が各部を制御することにより、
選択回路２０５１ｘ→フリップフロップ２０７１ｘ→フ
リップフロップ２０９１ｘ→選択回路２１１１ｘ→論理
ブロック２１０内のフリップフロップ２１３ｘ→選択回
路２０２ｘ→選択回路２０５１ｘ→フリップフロップ２
０７１ｘ→バウンダリスキャンテスト回路１０６３ｘの
バウンダリスキャンシフト出力２０８１ｘ、の経路を経
て次のバウンダリスキャンテスト回路１０６３ｗ（図示
せず）のバウンダリスキャンシフト入力２０４１ｗ（図
示せず）に出力され、以下同様にして、バウンダリスキ
ャンテスト回路１０６３ａのバウンダリスキャンシフト
入力２０４１ａに出力され、バウンダリスキャンテスト
回路１０６３ａのバウンダリスキャンシフト出力２０８
１ａを介して外部出力端子３００ｂより出力される。

【００４３】そして、外部入力端子３００ａより入力し
た縮退故障テスト用のテストデータに対し、外部出力端
子３００ｂに現れたデータが固定値になっていないかを
テスト装置５０１で検証することにより、フリップフロ
ップ２０９１からフリップフロップ２１３へ至るパスに
縮退故障が生じているか否かを検出することができる。

【００４４】これら一連の動作により、バウンダリスキ
ャンテスト回路内の第２の記憶手段から論理ブロック内
の論理演算回路までのパスの縮退故障をバウンダリスキ
ャン制御動作のみで検出することができる。また、これ
ら一連の動作により、第３の選択回路からバウンダリス
キャンテスト回路内の第１の記憶手段までのパスの縮退
故障もバウンダリスキャン制御動作のみで検出すること
ができる。

【００４５】この制御動作はバウンダリスキャン制御の
みなので、テストパターン作成が容易であり、パターン
数も少なくて済む。また、フリップフロップ２１３に任
意にかつ個別に値を設定することが可能であり、検証の
自由度が大きい。則ち個別で課題となるパスを検証する
こともできる。

【００４６】このように、本実施の形態１によれば、外
部入力端子から入力した縮退テスト用のテストパターン
を、バウンダリスキャンテスト回路を介して論理ブロッ
クの入力側のフリップフロップに入力した後、これを再
びバウンダリスキャンテスト回路に戻して次段のバウン
ダリスキャンテスト回路に入力する、という操作をバウ
ンダリスキャンチェーンを構成する全てのバウンダリス
キャンテスト回路に対して順次行うことにより、バウン
ダリスキャン制御のみで、バウンダリスキャンテスト回
路内の記憶手段から論理ブロック内の論理演算回路まで
のパスの縮退故障を検出することができ、テストパター
ン作成が容易であり、少ないパターン数で縮退テストを
行うことができる半導体集積回路装置及びそのテスト方
法が得られる。

【００４７】なお、選択回路２０２を、フリップフロッ
プ２１３の出力２１４とバウンダリスキャンシフト入力
２０４１を切り替える選択回路とし、その出力と入力端
子１０１の出力２０１を選択回路２０５１で切り替える
構成にしても同様の効果が得られる。

【００４８】実施の形態２．以下、本発明の出力側の回
路構成の実施の形態２について、図面を参照しながら説
明する。図２に本実施の形態２における，半導体集積回
路装置の出力側の回路構成を示す。

【００４９】この実施の形態２は本願の請求項１，３，
４，６の発明に対応するものである。図２において、１
００は図１に示すものと同様、内部に論理ブロック２１
０を有するＬＳＩ、１１１ａないし１１１ｘはＬＳＩ１
００の出力端子、３０１ａないし３０１ｘは論理ブロッ
ク２１０の内部から出力される信号を伝達するパス、３
０４ａないし３０４ｘは論理ブロック２１０の複数の出
力ポートに対応して設けられたフリップフロップ、１０
６４ａないし１０６４ｘは論理ブロック２１０の複数の
出力ポートとこれに対応する出力端子１１１ａないし１
１１ｘとの間に設けられた，出力側のバウンダリスキャ
ンテスト回路、２０７２ａ，２０９２ａないし２０７２
ｘ，２０９２ｘはこれら出力側のバウンダリスキャンテ
スト回路１０６４ａないし１０６４ｘの内部に設けられ
たフリップフロップ（記憶手段）、２０５２ａないし２
０５２ｘはフリップフロップ２０７２ａないし２０７２
ｘの入力側に設けられた選択回路、２１１２ａないし２
１１２ｘはフリップフロップ２０９２ａないし２０９２
ｘの出力側に設けられた選択回路、３０２ａないし３０
２ｘは論理ブロック２１０内のフリップフロップ３０４
ａないし３０４ｘの入力側に設けられた選択回路であ
る。また、４００ａはこれらフリップフロップ２０７２
ａないし２０７２ｘをシリアルに接続してバウンダリス
キャンパスとなるシフトレジスタを構成した時にＬＳＩ
１００の外部からバウンダリスキャンテスト用の信号を
入力するための外部入力端子、４００ｂは外部入力端子
４００ａから入力されたバウンダリスキャンテスト用の
信号に対する応答信号を外部に出力するための外部出力
端子である。

【００５０】図３はこのようなバウンダリスキャンテス
ト用の回路を予め搭載しているＬＳＩ１００に対し、バ
ウンダリスキャンテストを実施するテスト装置５０１を
示すものである。

【００５１】次に動作について説明する。図２のＬＳＩ
１００がボード上に既に実装されており、外部入力端子
４００ａおよび外部出力端子４００ｂが図３のテスト装
置５０１に接続され、バウンダリスキャンテスト回路１
０６４内のフリップフロップ２０７２，２０９２、選択
回路２０５２，２１１２および論理ブロック２１０内の
フリップフロップ３０４、選択回路３０２がテスト装置
５０１の制御信号により制御されるように接続されてい
るものとする。

【００５２】論理ブロック２１０内の論理演算回路であ
るフリップフロップ３０４への通常動作入力３０１とバ
ウンダリスキャンシフト出力２０８２を第４の選択回路
３０２で切り替える。この選択回路３０２の出力３０３
がフリップフロップ３０４の入力となる。第１の選択回
路２０５２は、バウンダリスキャンシフト入力２０４２
とフリップフロップ３０４からの出力３０５を切り替
え、論理ブロック２１０からの信号を観測したい時は出
力３０５を選択する。また、バウンダリスキャンのシフ
ト動作時はバウンダリスキャンシフト入力２０４２を選
択する。この第１の選択回路２０５２の出力２０６２
が、バウンダリスキャンテスト回路１０６４内の第１の
記憶手段であるフリップフロップ２０７２への入力とな
り、このフリップフロップ２０７２の出力が、バウンダ
リスキャンシフト出力２０８２となる。また、フリップ
フロップ２０９２はバウンダリスキャンテスト回路１０
６４内の第２の記憶手段であり、フリップフロップ２０
７２の出力がその入力となる。

【００５３】第２の選択回路２１１２はフリップフロッ
プ３０４の出力３０５とフリップフロップ２０９２の出
力２１０２を切り替え、通常動作時はフリップフロップ
３０４の出力３０５を選択する。また、バウンダリスキ
ャン制御で設定した値を出力端子１１１に出力したい場
合はフリップフロップ２０９２の出力２１０２を選択す
る。この第２の選択回路２１１２の出力２１２１が出力
端子１１１への入力となる。

【００５４】上記回路構成の，場合毎の動作は以下のよ
うになる。即ち、論理ブロック２１０の出力ポートから
出力したデータを本来の出力端子１１１に並列で出力す
る場合、図３のテスト装置５０１は、選択回路３０２が
パス３０１側を選択し、かつ、選択回路２１１２がフリ
ップフロップ３０４側を選択するように制御する。

【００５５】また、論理ブロック２１０の出力ポートか
ら並列に出力したデータをフリップフロップ２０７２に
よるシフトレジスタで直列データに変換して外部出力端
子４００ｂから出力する場合、図３のテスト装置５０１
は、選択回路３０２がパス３０１側を選択し、かつ、選
択回路２０５２がフリップフロップ３０４側を選択する
ように制御する。これにより、バウンダリスキャンテス
トを実施できる。

【００５６】一方、バウンダリスキャンチェーンの縮退
故障テスト、即ち、フリップフロップ３０４からフリッ
プフロップ２０７２へ至るパスの縮退故障を検証するに
は、バウンダリスキャンシフト制御で、バウンダリスキ
ャンチェーンの構成要素であるフリップフロップ２０７
２に値を設定する。そしてその値を、選択回路３０２を
介してフリップフロップ３０４に格納する。

【００５７】そして、選択回路２０５２でパス３０５を
選択することにより、フリップフロップ３０４の出力を
フリップフロップ２０７２に格納する。その格納データ
をバウンダリスキャンシフト出力２０８２を通じて再び
バウンダリスキャンシフト制御を行うことにより、外部
にバウンダリスキャンシフト出力する。

【００５８】その際のテスト装置５０１による制御動作
（テスト方法）は、より詳しくは次のようになる。即
ち、テスト装置５０１が外部入力端子４００ａよりバウ
ンダリスキャンテスト回路１０６４ｘのバウンダリスキ
ャンシフト入力２０４２ｘを介して入力したテストデー
タは、テスト装置５０１が各部を制御することにより、
選択回路２０５２ｘ→フリップフロップ２０７２ｘ→選
択回路３０２ｘ→論理ブロック２１０内のフリップフロ
ップ３０４ｘ→選択回路２０５２ｘ→フリップフロップ
２０７２ｘ→バウンダリスキャンテスト回路１０６４ｘ
のバウンダリスキャンシフト出力２０８２ｘ、の経路を
経て次のバウンダリスキャンテスト回路１０６４ｗ（図
示せず）のバウンダリスキャンシフト入力２０４２ｗ
（図示せず）に出力され、以下同様にして、バウンダリ
スキャンテスト回路１０６４ａのバウンダリスキャンシ
フト入力２０４２ａに出力され、バウンダリスキャンテ
スト回路１０６４ａのバウンダリスキャンシフト出力２
０８２ａを介して外部出力端子４００ｂより出力され
る。

【００５９】そして、外部入力端子４００ａより入力し
た縮退故障テスト用のテストデータに対し、外部出力端
子４００ｂに現れたデータが固定値になっていないかを
テスト装置５０１で検証することにより、フリップフロ
ップ３０４からフリップフロップ２０７２へ至るパスに
縮退故障が生じているか否かを検出することができる。

【００６０】これら一連の動作により、論理ブロック内
の論理演算回路からバウンダリスキャンテスト回路内の
第１の記憶手段までのパスの縮退故障をバウンダリスキ
ャンの制御動作のみで検出することができる。また、こ
れら一連の動作により、バウンダリスキャンテスト回路
内の第１の記憶手段から第４の選択回路までのパスの縮
退故障もバウンダリスキャン制御動作のみで検出するこ
とができる。

【００６１】この制御動作はバウンダリスキャン制御の
みなので、テストパターン作成が容易であり、パターン
数も少なくて済む。またフリップフロップ３０４に任意
にかつ個別に値を設定することが可能であり、検証の自
由度が大きい。則ち個別で課題となるパスを検証するこ
ともできる。

【００６２】このように、本実施の形態２によれば、外
部入力端子から入力した縮退テスト用のテストパターン
を、バウンダリスキャンテスト回路を介して論理ブロッ
クの出力側のフリップフロップに入力した後、これを再
びバウンダリスキャンテスト回路に戻して次段のバウン
ダリスキャンテスト回路に入力する、という操作をバウ
ンダリスキャンチェーンを構成する全てのバウンダリス
キャンテスト回路に対して順次行うことにより、バウン
ダリスキャン制御のみで、バウンダリスキャンテスト回
路内の記憶手段から論理ブロック内の論理演算回路まで
のパスの縮退故障を検出することができ、テストパター
ン作成が容易であり、少ないパターン数で縮退テストを
行うことができる半導体集積回路装置及びそのテスト方
法が得られる。

【００６３】なお、選択回路３０２を、パス３０１とフ
リップフロップ２０９２の出力２１０２の出力を切り替
える選択回路とし、バウンダリスキャンシフト出力２０
８２→フリップフロップ３０２のパスを、フリップフロ
ップ２０９２の出力２１０２→フリップフロップ３０２
のパスに置き換えた構成にしても同様の効果が得られ
る。

【００６４】また、上記実施の形態１および２では、論
理集積回路を例にとって説明したが、これは、バウンダ
リスキャンテスト回路内の記憶手段を、アナログシフト
レジスタを構成するアナログ記憶手段とすることによ
り、アナログ集積回路や、アナログ・デジタル混在集積
回路に対してもバウンダリスキャンテストの際の縮退テ
ストを実施でき、上記実施の形態１，２と同様の効果が
得られる。

【００６５】また、上記実施の形態１および２では、論
理ブロックの入力側と出力側とで別々にバウンダリスキ
ャンテストを行うものとして説明したが、これらを同時
に行うようにしてもよく、同様の効果が得られる。

【００６６】また、上記実施の形態１および２では、論
理ブロックの入力ポートと出力ポートを同数として説明
したが、これらは同数でなくてもよく、上記実施の形態
１，２と同様の効果が得られる。

【００６７】さらに、上記実施の形態１および２では、
図３に示すテスト装置を、バウンダリスキャンテスト用
の回路を内蔵するＬＳＩの外部に設けるようにしたが、
このテスト装置についても同ＬＳＩに内蔵するようにし
てもよく、上記実施の形態１，２と同様の効果が得られ
る。なお、この場合、外部入力端子および外部出力端子
は不要になる。

【００６８】

【発明の効果】以上のように、本願の請求項１の発明に
係る半導体集積回路装置によれば、論理ブロックとバウ
ンダリスキャンテスト回路とを有する半導体集積回路装
置において、前記バウンダリスキャンテスト回路の出力
を入力とし、前記入力に対し演算を行なう前記論理ブロ
ック内の論理演算回路の出力が、前記バウンダリスキャ
ンテスト回路への入力となるようにしたので、バウンダ
リスキャンの制御動作のみで論理ブロック内の論理演算
回路に任意にかつ個別に値を設定することができ、目的
としているパスの縮退故障をテストすることが可能とな
る半導体集積回路装置が得られる効果がある。

【００６９】また、本願の請求項２の発明に係る半導体
集積回路装置によれば、入力端子と、前記入力端子の出
力を入力とするバウンダリスキャンテスト回路と、前記
バウンダリスキャンテスト回路の出力を入力とする論理
ブロック内の論理演算回路と、前記論理演算回路の出力
と前記入力端子の出力を切り替えその出力を前記バウン
ダリスキャンテスト回路への入力とする選択回路とを備
えるようにしたので、バウンダリスキャンの制御動作の
みで論理ブロック内の入力側の論理演算回路に任意にか
つ個別に値を設定することができ、目的としているパス
の縮退故障をテストすることができる半導体集積回路装
置が得られる効果がある。

【００７０】また、本願の請求項３の発明に係る半導体
集積回路装置によれば、論理ブロック内の論理演算回路
と、前記論理演算回路の出力を入力とするバウンダリス
キャンテスト回路と、前記バウンダリスキャンテスト回
路の出力を入力とする出力端子と、前記バウンダリスキ
ャンテスト回路からのバウンダリスキャンシフト出力と
前記論理演算回路の通常入力を切り替えその出力を前記
論理演算回路の入力とする選択回路とを備えるようにし
たので、バウンダリスキャンの制御動作のみで論理ブロ
ック内の出力側の論理演算回路に任意にかつ個別に値を
設定することができ、目的としているパスの縮退故障を
テストすることができる半導体集積回路装置が得られる
効果がある。

【００７１】また、本願の請求項４の発明に係る半導体
集積回路装置によれば、請求項２または請求項３記載の
半導体集積回路装置において、前記バウンダリスキャン
テスト回路は、前記バウンダリスキャンテスト回路への
入力とバウンダリスキャンシフト入力を切り替える第１
の選択回路と、前記第１の選択回路の出力を入力とし、
その出力がバウンダリスキャンシフト出力となる第１の
記憶手段と、前記第１の記憶手段の出力を入力とする第
２の記憶手段と、前記第２の記憶手段の出力と前記バウ
ンダリスキャンテスト回路への入力を切り替えその出力
が前記バウンダリスキャンテスト回路からの出力となる
第２の選択回路とを備えるようにしたので、バウンダリ
スキャンテスト回路の具体的な構成を提供でき、バウン
ダリスキャンの制御動作のみで論理ブロック内の論理演
算回路に任意にかつ個別に値を設定することができ、目
的としているパスの縮退故障をテストすることができる
半導体集積回路装置が得られる効果がある。

【００７２】また、本願の請求項５の発明に係る半導体
集積回路装置のテスト方法によれば、バウンダリスキャ
ンテスト回路内の記憶手段から論理ブロック内の論理演
算回路へのパスについて、バウンダリスキャンシフト入
力により前記記憶手段に値を設定し、前記値を前記論理
演算回路へ入力し、その演算結果である前記論理演算回
路の出力を再び前記バウンダリスキャンテスト回路に取
り込みバウンダリスキャンシフト出力により外部端子に
出力することで故障検証を行うようにしたので、バウン
ダリスキャンの制御動作のみで論理ブロック内の入力側
の論理演算回路に任意にかつ個別に値を設定することが
でき、目的としているパスの縮退故障をテストすること
ができ、複雑な制御動作が不要となり、テストパターン
作成の容易化、テストパターンの簡略化が実現でき、ま
たテスタビリティも向上する半導体集積回路装置のテス
ト方法が得られる効果がある。

【００７３】また、本願の請求項６の発明に係る半導体
集積回路装置のテスト方法によれば、論理ブロック内の
論理演算回路からバウンダリスキャンテスト回路の記憶
手段へのパスについて、バウンダリスキャンシフト出力
により前記論理演算回路に値を設定し、前記値の演算結
果を前記バウンダリスキャンテスト回路内の記憶手段へ
入力し、前記記憶手段の出力をバウンダリスキャンシフ
ト出力により外部端子に出力することで故障検証を行う
ようにしたので、バウンダリスキャンの制御動作のみで
論理ブロック内の出力側の論理演算回路に任意にかつ個
別に値を設定することができ、目的としているパスの縮
退故障をテストすることができ、複雑な制御動作が不要
となり、テストパターン作成の容易化、テストパターン
の簡略化が実現でき、またテスタビリティも向上する半
導体集積回路装置のテスト方法が得られる効果がある。

【図面の簡単な説明】

【図１】本発明の実施の形態１における半導体集積回路
装置の入力側の回路構成図

【図２】本発明の実施の形態２における半導体集積回路
装置の出力側の回路構成図

【図３】本発明の実施の形態１，２における半導体集積
回路装置のテストに使用するテスト装置を示す図

【図４】従来の論理集積回路におけるバウンダリスキャ
ンテスト回路の回路構成図

【図５】従来の論理集積回路のテストに使用するテスト
装置を示す図

【符号の説明】

１００ ＬＳＩ １０１ａ，…，１０１ｘ 入力端子 １０６３ａ，…，１０６３ｘ、１０６４ａ，…，１０６
４ｘ バウンダリスキャンテスト回路 １１１ａ，…，１１１ｘ 出力端子 ２０２ａ，…，２０２ｘ 第３の選択回路 ２０４１ａ，…，２０４１ｘ、２０４２ａ，…，２０４
２ｘ バウンダリスキャンシフト入力 ２０５１ａ，…，２０５１ｘ、２０５２ａ，…，２０５
２ｘ 第１の選択回路 ２０７１ａ，…，２０７１ｘ、２０７２ａ，…，２０７
２ｘ 第１の記憶手段 ２０８１ａ，…，２０８１ｘ、２０８２ａ，…，２０８
２ｘ バウンダリスキャンシフト出力 ２０９１ａ，…，２０９１ｘ、２０９２ａ，…，２０９
２ｘ 第２の記憶手段 ２１０ 論理ブロック ２１１１ａ，…，２１１１ｘ、２１１２ａ，…，２１１
２ｘ 第２の選択回路 ２１３ａ，…，２１３ｘ フリップフロップ ３００ａ，４００ａ 外部入力端子 ３００ｂ，４００ｂ 外部出力端子 ３０２ａ，…，３０２ｘ 第４の選択回路 ３０４ａ，…，３０４ｘ フリップフロップ ５０１ テスト装置

Claims (6)

【特許請求の範囲】
1. 【請求項１】 論理ブロックとバウンダリスキャンテス
   ト回路とを有する半導体集積回路装置において、 前記バウンダリスキャンテスト回路の出力を入力とし、
   前記入力に対し演算を行なう前記論理ブロック内の論理
   演算回路の出力が、前記バウンダリスキャンテスト回路
   への入力となることを特徴とする半導体集積回路装置。
2. 【請求項２】 入力端子と、 前記入力端子の出力を入力とするバウンダリスキャンテ
   スト回路と、 前記バウンダリスキャンテスト回路の出力を入力とする
   論理ブロック内の論理演算回路と、 前記論理演算回路の出力と前記入力端子の出力を切り替
   えその出力を前記バウンダリスキャンテスト回路への入
   力とする選択回路とを備えたことを特徴とする半導体集
   積回路装置。
3. 【請求項３】 論理ブロック内の論理演算回路と、 前記論理演算回路の出力を入力とするバウンダリスキャ
   ンテスト回路と、 前記バウンダリスキャンテスト回路の出力を入力とする
   出力端子と、 前記バウンダリスキャンテスト回路からのバウンダリス
   キャンシフト出力と前記論理演算回路の通常入力を切り
   替えその出力を前記論理演算回路の入力とする選択回路
   とを備えたことを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項２または請求項３記載の半導体集
   積回路装置において、 前記バウンダリスキャンテスト回路は、 前記バウンダリスキャンテスト回路への入力とバウンダ
   リスキャンシフト入力を切り替える第１の選択回路と、 前記第１の選択回路の出力を入力とし、その出力がバウ
   ンダリスキャンシフト出力となる第１の記憶手段と、 前記第１の記憶手段の出力を入力とする第２の記憶手段
   と、 前記第２の記憶手段の出力と前記バウンダリスキャンテ
   スト回路への入力を切り替えその出力が前記バウンダリ
   スキャンテスト回路からの出力となる第２の選択回路と
   を備えたものであることを特徴とする半導体集積回路装
   置。
5. 【請求項５】 バウンダリスキャンテスト回路内の記憶
   手段から論理ブロック内の論理演算回路へのパスについ
   て、 バウンダリスキャンシフト入力により前記記憶手段に値
   を設定し、前記値を前記論理演算回路へ入力し、 その演算結果である前記論理演算回路の出力を再び前記
   バウンダリスキャンテスト回路に取り込みバウンダリス
   キャンシフト出力により外部端子に出力することで故障
   検証を行うことを特徴とする半導体集積回路装置のテス
   ト方法。
6. 【請求項６】 論理ブロック内の論理演算回路からバウ
   ンダリスキャンテスト回路の記憶手段へのパスについ
   て、 バウンダリスキャンシフト出力により前記論理演算回路
   に値を設定し、 前記値の演算結果を前記バウンダリスキャンテスト回路
   内の記憶手段へ入力し、 前記記憶手段の出力をバウンダリスキャンシフト出力に
   より外部端子に出力することで故障検証を行うことを特
   徴とする半導体集積回路装置のテスト方法。