KR100496793B1 - 직렬테스트패턴회로 - Google Patents

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Abstract

본 발명은 적어도 두 개 이상의 테스트 입력 포트를 이용한 JTAG용 직렬 테스트 패턴 회로에 관한 것으로, 다수의 모듈들을 갖는 칩 내부의 직렬 테스트 패턴을 분할하여 제 1 및 제 2 테스트 패턴을 형성하고, 이들의 테스트 동작을 수행하는 테스트 구동부를 구비한다. 따라서 테스트 구동부의 제어신호에 대응하여 제 1 및 제 2 테스트 패턴의 동작을 동시에 수행하므로써 스캔 패스를 짧게하여 테스트 시간을 단축한다.

Description

직렬 테스트 패턴 회로{A SERIAL TEST PATTERN CIRCIUT}
본 발명은 두 개의 테스트 입력 포트를 이용한 JTAG(Joint Test Action Group)용 직렬 테스트 패턴 회로에 관한 것으로, 좀 더 구체적으로 동시에 두 개의 테스트 패턴을 동작시키므로써 직렬 테스트 패턴의 스캔 패스 및 테스트 시간을 단축하는 회로에 관한 것이다.
집적회로(VLSI)가 대규모화, 복잡화 되어감에 따라 이에 대한 테스트 문제가 중요한 문제로 대두되고 있다. 이는 앞으로 VLSI의 집적도가 점점 높아짐에 따라 발생 가능한 고장의 수가 증가하기 때문에 테스트 문제의 해결 방안은 더욱 중요한 문제로 부각되고 있다.
그러나 이러한 테스트 방법은 칩의 집적도가 점점 높아짐에 따라 외부 핀수의 제약 등으로 인하여 칩 내부의 특정 모듈들에 대한 테스트 수행이 어려워지고 있다.
또한 이 문제를 해결하기 위한 하나의 방법으로 다수의 모듈을 갖는 칩 내부의 특정 모듈들에 대응하여 다수의 스캔 체인들을 구비하고, 이들을 하나의 직렬 스캔 패스(scan path)로 형성된 테스트 패턴 회로를 구비함으로서 JTAG(Joint Test Action Group)에서 제안한 다수의 제어 신호(예컨데 테스트 데이터 입출력 신호, 클럭 신호 및 선택 신호 등)를 이용하여 테스트 동작을 수행하고 있다.
그러나 이 방법도 기존의 병렬 테스트 패턴의 모든 스캔 체인들을 하나의 직렬 스캔 패스로 형성하고, 이들을 클럭 신호에 동기시켜서 테스트함으로서 테스트 패턴의 길이가 매우 길어지는 문제점이 발생된다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 다수의 모듈들을 갖는 칩의 내부에 구비된 직렬 테스트 패턴 회로의 스캔 패스를 분할하여 각각의 분할된 테스트 패턴 회로를 동시에 동작하도록 인가하는 JTAG용 직렬 테스트 패턴 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 제 1 및 제 2 테스트 데이터를 입력받아 칩의 내부를 테스트하는 JTAG용 직렬 테스트 패턴 회로에 있어서: 상기 제 1 테스트 데이터를 인가하여 상기 칩의 특정 모듈들을 테스트하는 제 1 테스트 패턴과; 상기 제 2 테스트 데이터를 인가하여 상기 칩의 다른 모듈들을 테스트하는 제 2 테스트 패턴 및; 상기 제 1 및 제 2 테스트 패턴을 동시에 동작하도록 인가하는 테스트 구동부를 포함한다.
이 특징의 바람직한 실시예에 의하면, 상기 테스트 구동부는 입력되는 제 1 레벨의 제어신호에 대응하여 상기 제 1 테스트 데이터를 인가하고, 이를 통해 상기 제 1 및 제 2 테스트 패턴의 동작이 수행되도록 제어하고, 제 2 레벨의 제어신호에 대응하여 상기 제 1 및 제 2 테스트 데이터를 인가하여 각각 상기 제 1 및 제 2 테스트 패턴의 동작을 수행하도록 제어한다.
이 회로에 의하면, 테스트 구동부로부터 입력되는 제어 신호에 따라 제 1 및 제 2 테스트 패턴의 스캔 체인들로 제 1 및 제 2 테스트 데이터를 인가하고, 이를 칩 내부의 특정 모듈들에게 제공하여 테스트를 수행하여, 그 결과를 다시 해당 스캔 체인들에게 제공한다. 이어서 각각의 스캔 체인들은 테스트 결과를 스캔 체인에 의한 시프트 기능을 수행하여 출력단으로 전송한다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 1은 본 발명에 따른 JTAG용 직렬 테스트 패턴 회로의 구성을 나타내는 도면으로서, 신규한 테스트 구동부(30)를 포함하고 있다. 그리고 기존의 직렬 테스트 패턴을 분할하여 제 1 테스트 패턴(10)과 제 2 테스트 패턴(20)을 구비하고 있다.
도면을 참조하면, 상기 테스트 구동부(30)는 입력되는 제어 신호(Tcnt)에 따라 하나 또는 두 개의 스캔 패스를 수행하도록 테스트 패턴의 동작을 선택하는 먹스(34)와 제 2 출력단(TDO2)을 인가하는 3상 버퍼(38)를 구비하고 있다.
상기 제 1 테스트 패턴(10)은 제 1 테스트 데이터(TDI1)를 받아들여서, 다수의 스캔 체인(S1~Sn/2)들에게 인가하며, 이를 코어(40) 또는 칩 내부의 해당되는 특정 모듈(미도시됨)들에게 제공하여 테스트 동작을 수행한다.
상기 제 2 테스트 패턴(20)은 제 2 테스트 데이터(TDI2)를 받아들여서, 다수의 스캔 체인(Sn/2+1~Sn)들로 인가하고, 이를 코어(40) 또는 칩 내부의 다른 모듈(미도시됨)들에게 제공하여 테스트 동작을 수행한다.
그리고 상기 먹스(34)는 상기 제 1 테스트 패턴의 출력 데이터와 제 2 테스트 입력 데이터(TDI2)를 입력으로 하고, 외부로부터 인가되는 제어 신호(Tcnt)에 대응하여 하나의 스캔 패스 또는 서로 다른 두 개의 스캔 패스를 통하여 테스트가 수행되도록 한다.
구체적으로 상기 테스트 구동부(30)는 외부로부터 입력되어 상기 제 1 및 제 2 테스트 패턴(10, 20)을 동작시키는 제어 신호(Tcnt)가 제 1 레벨(LOW)인 경우에는 제 1 테스트 데이터(TDI1)를 제 1 및 제 2 테스트 패턴(10, 20)의 각각의 스캔 체인(S1~Sn)들에게 인가하고, 이들은 코어(40) 또는 칩 내부에 있는 특정 모듈들에게 인가하여 테스트 결과를 다시 각각의 스캔 체인(S1~Sn)들에게 인가한다.
이어서 상기 스캔 체인(S1~Sn)들은 테스트 결과에 대한 정보를 샘플링한 후, 스캔 체인(S1~Sn)들을 통해 제 1 출력단(TDO1)으로 그 결과를 시프트(shift)하여, 소정의 데이터와 이상이 있는지를 비교한다.
그리고 상기 제어 신호(Tcnt)가 제 2 레벨(HIGH)인 경우에는 제 1 및 제 2 테스트 패턴(10, 20)을 인가하는 테스트 데이터가 두 개로 인가되기 때문에 즉, 제 1 및 제 2 테스트 데이터(TDI1, TDI2)를 인가하여 동시에 제 1 및 제 2 테스트 패턴(10, 20)의 동작이 수행되어 그 결과를 각각의 제 1 및 제 2 출력단(TDO1, TDO2)으로 전송함으로서 테스트 결과가 원하는 데이터가 출력되었는지를 각각 비교한다.
그러므로 JTAG용 직렬 테스트 패턴에 의한 테스트시 형성되는 스캔 패스와 테스트 시간을 단축하여 고집적회로의 테스트를 효과적으로 수행한다.
상술한 바와 같이 본 발명은 칩 내부의 테스트 패턴을 분할하여, 동시에 두 개의 테스트 패턴을 동작시켜 칩의 내부를 테스트하므로써 JTAG용 직렬 테스트 패턴 회로의 스캔 패스 및 테스트 시간을 단축한다.
도 1은 본 발명의 실시예에 따른 두개의 테스트 데이터 입력 포트를 이용한 JTAG용 직렬 테스트 패턴 회로의 구성을 도시한 블럭도.
*도면의 주요 부분에 대한 부호 설명*
10 : 제 1 테스트 패턴 20 : 제 2 테스트 패턴
30 : 테스트 구동부 40 : 코어
S1, S2, ... Sn : 스캔 체인

Claims (2)

  1. 복수개의 모듈을 갖는 칩 내부에 적어도 두 개 이상의 데스트 데이터 입력 포트를 구비하여, 이들을 통해 상기 칩의 특정한 모듈들을 테스트하는 직렬 테스트 패턴 회로에 있어서:
    상기 테스트 데이터 입력 포트중에 하나의 입력 포트로 인가되는 제 1 테스트 데이터(TDI1)를 받아들여서 상기 칩 내부의 해당 모듈들을 테스트하는 제 1 테스트 패턴(10)과;
    상기 테스트 데이터 입력 포트중에 다른 하나의 입력 포트로 인가되는 제 2 테스트 데이터(TDI2)를 받아들여서 상기 칩의 다른 특정 모듈들을 테스트하는 제 2 테스트 패턴(20) 및;
    상기 제 1 및 제 2 테스트 패턴(10, 20)의 동작을 수행하도록 제어하는 테스트 구동부(30)를 포함하는 것을 특징으로 하는 직렬 테스트 패턴 회로.
  2. 제 1 항에 있어서,
    상기 테스트 구동부(30)는:
    외부로부터 입력되는 제어 신호(Tcnt)가 제 1 레벨(LOW)인 경우에 상기 제 1 테스트 데이터(TDI1)를 인가하여 하나의 스캔 패스에 의한 상기 제 1 및 제 2 테스트 패턴(10, 20)의 동작이 수행되도록 제어하고;
    상기 제어 신호(Tcnt)가 제 2 레벨(HIGH)인 경우에는 상기 제 1 및 제 2 테스트 데이터(TDI1, TDI2)를 인가하여 서로 다른 두 개의 스캔 패스를 통해 각각 상기 제 1 및 제 2 테스트 패턴(10, 20)의 동작을 동시에 수행하도록 제어하는 것을 특징으로 하는 직렬 테스트 패턴 회로.
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