JPH02247586A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （概要〕 半導体集積回路装置（以下、ＬＳＩという。）に係り、
特にＬＳＩ内部の試験方法に関し、容品かつリアルタイ
ムでのテストを高速で行いうるＬＳＩの試験方法を提供
することを目的とし、内部回路ブロックを有する半導体
集積回路装置の試験方法において、ＦＩＦＯメモリを有
し、当該ＦＩＦＯメモリにテストデータをスキャンクロ
ックに同期してスキャンイン・スキャンアウトにより蓄
積する工程と、テスト時において当該半導体集積回路装
置の前記内部回路ブロックに前記スキャンクロックより
も周期の短いシステムクロックに同期して前記テストデ
ータを与えるとともに、当該内部回路ブロック（４）か
ら出力される出力データと前記ＦＩＦＯメモリ（７）に
蓄積する工程と、前記スキャンクロック（ＳＣＣＫ）に
同期して前記蓄積された出力データを読出す工程と、を
有して構成する。

〔産業上の利用分野〕

本発明は半導体集積回路装置（以下、ＬＳＩという。）
に係り、特にＬＳＩ内部の試験方法に関する。

半導体技術の急速な発展に・より、ＬＳＩからＶＬＳＩ
へと集積規模が増大している。ＬＳＩは、その集積規模
が大きくなるほど、また回路が複雑化する−はど内部回
路が設計通りに動作するかどうかのテストを行うことが
困難となる。しかし、ＬＳＩの信頼性の確保の点からは
必ずテストすることが必要である。そのような状況にあ
って、容易かつ正確にＬＳＩ内部をテストする方法につ
いての研究が種々行われている。

〔従来の技術〕

ＬＳＩ内部をテストする従来の技術としては、スキャン
方式、アドレス方式などが知られている。

スキャン方式の例を第３図に示す。この方式は、ＬＳＩ
Ｉの内部の各組合せ回路２に配置されているフリップフ
ロップ３のすべて（あるいは選択されたいくつか）がテ
ストデ−ド時において直列に結ばれてシフトレジスタを
形成するスキャンパス回路を予めＬＳＩの製造時に形成
しておく。テスト時にスキャンクロック５ＣＣ）［に同
期させてテストデータをスキャンインし、シフトレジス
タの内部データ状態を任意に設定する。内部状態を知り
たい場合にはシステムクロック５ＹＳＣにを停止させて
内部状態の変化を禁止し、スキャンクロック５ＣＣＫに
より内部データをシリアルにシフトレジスタからスキャ
ンアウトする。このスキャンアウトされたデータを予め
シミューシ日ン等により生成した期待値と比較すること
により内部回路の異常をテストできる。

スキャンパス回路の例としては、′旧ＧＩＴＡＬＬＯＧ
ＩＣＴＥＳＴＩＮＧ　ＡＮＤ　ＳＩＭＵＬＡＴＩＯＮ’
　　（Ｐ、２７３〜２７５゜Ｆｉｇ、　７．１７１１１
ａｒｐｅｒ　＆　Ｒｏｗ、　ＰｕｂｌＩＳｈｅＳ　Ｉｎ
ｃ、発行＾１１ｘａｎｄｅｒ　Ｍｉｃｇｏ著）に記載さ
れたものが知られている。また、スキャン方式を一歩進
めてＡＣ特性のテストを可能とするＬ　Ｓ　Ｓ　Ｄ　（
Ｌｅｖｅｌ−３ｅｎｓ１ｔ１ｖｅ　５ｃａｎ　Ｄｅｓｉ
ｇｎ　）の概念を用いたものが知られている（同書、ｐ
２７Ｂ−ｐ２８０．　Ｆｌｇ、　７．２０参照）。

さらに、スキャン方式には、第４図に示すようなバウン
ダリースキャン方式がある。この方式は、内部回路ブロ
ック４の入力回路５と出力回路６とを直列に結び、スキ
ャンクロック５ＣＣＫに同期させて、各内部回路ブロッ
ク４の入力回路５、出力回路６を順次スキャンイン、ス
キャンアウトするこ一方、アドレス方式は、図示しない
が、ＬＳ１１内部のブロックの１１０回路をテストモー
ド時において直接ＬＳＩ外部に導びく方式で、各１１０
回路を並列に導びいてテストを行うため、パラレルイン
・パラレルアウトとも呼ばれている。

〔発明が解決しようとする課題〕

上記スキャン方式の問題点は、テストデータの転送がシ
リアルであることに起因して、リアルタイムのテストが
困難であること、システムクロック５ＹＳＣＫを送るご
とにスキャンイン・スキャンアウトをスキャンするフリ
ップフロップの数だけ実行する必要があること、テスト
データパターンが長くなり、テスト時間がかかることな
どの点にある。特に、ＬＳＩ内部のＲＡＭ等の組合せ回
路には不向きであった。これは、メモリ機能は内部状態
を変化させてしまうため正しいデータを取出せないから
である。

また、アドレス方式の場合の問題点は、パラレルイン・
パラレルアウトであることに起因して多数のピンを必要
とすること、それに伴うテスト用パスラインの配線数が
増加すること、さらにテスト用のパスラインでの配線容
量に基づく信号のデイレ−が生じるなどの点にある。こ
のことは大きなチップでは一層深刻なものとなり、高速
テストの障害となる。

本発明は、容易かつリアルタイムでのテストを高速で行
いうるＬＳＩの試験方法を提供することを目的とする。

〔課題を解決するための手段〕

上記課題を解決するために、本発明は、内部回路ブロッ
クを有する半導体集積回路装置の試験方法において、Ｆ
ＩＦＯメモリ（７）を有し、当該ＦＩＦＯメモリ（７）
にテストデータ（Ｓ　Ｄ　、、）をスキャンクロック（
ＳＣＣＫ）に同期してスキャンイン・スキャンアウトに
より蓄積する工程と、テスト時において当該半導体集積
回路装置（１）の前記内部回路ブロック（４）に前記ス
キャンクロックよりも周期の短いシステムクロック（９
ＹＳＣＫ　）に同期して前記テストデータ（Ｓ　Ｄ　、
Ｎ）を与えるとともに、当該内部回路ブロック（４）か
ら出力される出力データと前記ＦＩＦＯメモリ（７）に
蓄積する工程と、前記スキャンクロック（ＳＣＣＫ）に
同期して前記蓄積された出力データを読出す工程と、を
有して構成する。

〔作用Ｊ 本発明によれば、ＦＩＦＯメモリ（７）は外部からスキ
ャンインされたテストデータ（Ｓ　Ｄ　、Ｎ）を蓄積す
る。この動作は、テストデータ（Ｓ　Ｄ　、Ｎ）をスキ
ャンクロック（ＳＣＣＫ）に同期させてスキャンインす
るので比較的低速で行われる。

次いで、蓄積されたテストデータ（Ｓ　Ｄ　、Ｎ）を半
導体集積回路装置内のテスト対象ブロック（４）の入力
端子を介して当該テスト対象ブロック（４）内に入力さ
せる。このとき、テストデータ（Ｓ　Ｄ　Ｉ　Ｎ）は当
該半導体集積回路装置（１）のシステムクロック（ＳＹ
ＳＣＫ　）に同期させることにより、当該半導体集積回
路装置（１）の実際の動作速度（高速度）で入力される
。

このように、実際の高速度動作でテストされたデータ、
すなわちテスト対象ブロック（４）から出力端子を介し
て出力データ（テスト対象ブロックを通過したデータ）
はＦＩＦＯメモリに蓄積される。このデータをスキャン
クロック（ＳＣＣＫ）に同期させて取出すことにより比
較的低速で内部状態を知ることができる。

かくして、スキャンイン、゛スキャンアウト自体は低速
度で実行し、テスト時は実際の動作状況にて正確なリア
ルタイムでのテストを行うことができるのでテストの信
頼性を確保し、また簡単な構成で容易に行うことができ
る。

〔・実施例〕

次に、本発明の実施例を図面に基づいて説明する。

第１図に本発明の実施例の概要を示す。第１図において
第３図もしくは第４図と重複する部分には同一符号を付
して以下説明する。

第１図において、ＬＳＩチップ１内のテスト対象となる
内部回路ブロック４のデータ入力端にはＦＩＦＯメモリ
７の出力端が接続され、かつ、内部回路ブロック４のデ
ータ出力端は他の内部回路ブロックに接続されるととも
にＦＩＦＯメモリ７の入力端に接続されている。クロッ
ク回路８は、ＦＩＦＯメモリ７をスキャンクロック５Ｃ
ＣＫに同期させてスキャンするためのクロック回路であ
る。

クロック回路９は、テスト時においてＦＩＦＯメモリ７
をシステムクロック５ＹＳＣＫに同期させてスキャンす
るためのクロック回路である。クロック回路１０は、ク
ロック回路９によりＦＩＦＯメモリ７をシステムクロツ
ク５ＹＳＣＫ同期のスキャンを行う場合に合せて内部回
路ブロック４を駆動するためのクロック回路である。ま
た、ＬＳＩチップ１の通常動作時に入力される通常デー
タＤ　Ａ　Ｔ　Ａ　、Ｎが入力されるようになっており
、詳しくは後述するが、ＦＩＦＯメモリ７の最終段部は
通常データＤ　Ａ　Ｔ　Ａ　、Ｎとスキャンインデータ
Ｓ　Ｄ　ｒ　Ｎとの選択を行うセレクタ機能を有してい
る。

したがって、ＦＩＦＯメモリ７の最終段部は、前記セレ
クタ機能とともに、通常データＤ　Ａ　Ｔ　Ａ　、Ｎの
内部回路ブロック４に対する入力ラッチとしての機能も
兼ね備えている。

第２図に、ＦＩＦＯメモリ７の詳細例を示す。

第２図かられかるように、ＦＩＦＯメモリ７は１〜ｍ個
の直列なフリップフロップ（レジスタユニット）群ＦＦ
　　−ＦＦ　　、ＦＦ　　−ＦＦ２．。

１１　　　　　　１ｓ　　　　　　　２１ＦＦ　　−Ｆ
Ｆ　　、・・・　ＦＦｎ１−ＦＦｎＩの各群を１３１　
　　８ｇ 単位としたＦＩＦＯメモリ７からなる。設置段数ｎは内
部回路ブロック４の各入力端子ＩＮ１〜ＩＮ　　および
出力端子ＯＵＴ、〜０ＵＴｎに対応し、ＦＩＦＯメモリ
７は全体としてｎＸｍのマトリクス状に配置されて構成
される。

ＦＩＦＯメモリ７における各初段のフリップフロップＦ
Ｆ　　、ＦＦ　　、ＦＦ　　、ＦＦｎ１にはＦＩＦＯメ
モリ７をスキャンモードで動作させる場合の切替えを指
示するスキャンモード信号ＳＣＡＭと、このスキャンモ
ード時においてＦＩＦＯメモリ７に蓄積されたスキャン
インデータＳＤ　　　−３Ｄ　　　を内部回路ブロック
４内にＩＮＩ　　　　ＩＮｎ 高速で入力するためのテストモード信号ＴＥＳＴがそれ
ぞれ与えられ漬。

また、ＦＩＦＯメモリ７における各最終段のフリップフ
ロップＦＦ　　、ＦＦ　　、ＦＦ３．。

ｌ履　　　　　　２１ ＦＦ　　にはテストモード信号ＴＥＳＴ、通常動作信号
ＮＯＲＭＡＬ、通常データＤ　Ａ　Ｔ　Ａ　ｔ　Ｎの各
データＩＮ１〜ＩＮ　　　の各信号がそれぞれ入力され
る。したかって、各最終段のフリップフロップＦ　Ｆ　
、、。

ＦＦ、ＦＦ、・・・、ＦＦ　　は通常動作信号２ｓ　　
　　　　　３ｓ　　　　　　　　　　　ｎｓＮＯＲＭＡ
Ｌによって通常データＤ　Ａ　Ｔ　Ａ　＋　Ｎの各デー
タＩＮ　　−ＩＮ　　　をラッチ、するラッチ機能を有
し、Ｉ　　　　　ｎ−１ かつテスト信号ＴＥＳＴによって各フリップフロップＦ
Ｆ　　〜ＦＦ、ＦＦ　　〜ＦＦ、ＦＦ　　〜１１　　　
　　　１膳　　　　　　２１　　　　　　２ｓ　　　　
　　　３１ＦＦ　　、−ＦＦ、、〜ＦＦｎ、の各群に蓄
積されて８■ いるスキャンインデータＳＤ　　　−ＳＤ　　　を選Ｉ
ＮＩ　　　　ＩＮｎ 択して内部回路ブロック４に入力させるセレクタ機能を
兼ね備えている。

第１段のＦＩＦＯメモリ７は内部回路ブロック４の入力
端子ＩＮ、ＩＮ、出力端子ＯＵ”ｒ、。

０ＵＴ２に接続され、第２段のＦＩＦＯメモリは内部回
路ブロック４の入力端子ＩＮ、ＩＮ、、出力端子ＯＵＴ
　　、０ＵＴ４に接続され、以下、同様に第１段まで同
様に接続されている。

以上のＦＩＦＯメモリ７の各フリップフロップＦＦ、、
−ＦＦｎ、には、それぞれシステムクロック５ＹＳＣＫ
もしくはスキャンクロック５ＣＣＫがセレクタＳＥＬに
より選択的に与えられる。切替え信号にはスキャンモー
ド信号ＳＣＡＭが用いられ、例えばスキャンイン命スキ
ャンアウト時にスキャンモード信号５ＣＡＮの論理をＨ
“レベルとしてスキャンクロック５ＣＣＫをセレクトし
、テスト時にスキャンモード信号ＳＣＡＭの論理を′Ｌ
”レベルとしてシステムクロック５ＹＳＣＫをセレクト
するようになっている。

次に、第１図により概要動作を説明する。テストは、「
低速スキャンイン／スキャンアウト動作」と、「高速テ
スト動作」と、の２つのパターンを繰返してテストが実
行される。

すなわち、第１図において、低速スキャンイン／スキャ
ンアウト動作では、テスト（図示しない）からスキャン
インデータＳ　Ｄ　ｒ　Ｎおよびスキャンクロック５Ｃ
ＣＫがＦＩＦＯメモリ７およびクロック回路８に入力さ
れる。すると、スキャンインデータＳ　Ｄ　ｒ　Ｎはク
ロック周期に同期して順次ＦＩＦＯメモリ７内に蓄積さ
れる。このとき、スキャンクロック５ＣＣＫのクロック
周期はシステムクロック５ＹＳＣＫに比べて相対的に遅
く、低速でスキャンインデータＳ　Ｄ　ｒ　Ｎの書込み
が行われることになる。

しかし、このことは本発明の高速性の目的の達成を害す
るものではない。その理由は後で述べる。

次に、高速テスト動作では、テスタからテストモード信
号ＴＥＳＴ　（第２図参照）が与えられ、ＦＩＦＯメモ
リ７および内部回路ブロック４はテストモードとなる。

すると、ＦＩＦＯメモリ７に蓄積されているスキャンイ
ンデータＳＤ、Ｎはシステロクロック５ＹＳＣＫのクロ
ック周期に同期して順次的部回路ブロック４に与えられ
る。このときのスキャンインデータＳ　Ｄ　＋　Ｎの転
送速度はシステムクロックＳＹ！ＩＩｃＫに支配され、
システムクロック５ＹＳＣＫは当該内部回路ブロック４
がそのロジックを実行するときの実速度と同じであり、
したがって、テスト動作は実際の動作時と全く同じ条件
で行われることになる。システムクロック５ＹＳＣＫは
スキャンクロック５ＣＣＫに比べて相当に高速であり、
きわめて短時間に、しかも実動作と同じ条件でテストが
行われることになるため、試験のあり方としては最も理
想的である。

このようにして行われたテストの結果、すなわち内部回
路ブロック４の出力データは再びＦＩＦＯメモリ７に帰
還され、ＦＩＦＯメモリ７内に蓄積されて高速テスト動
作を終了する。したがって、このときのＦＩＦＯメモリ
７内のデータはスキャンアウトすべきスキャンアウトデ
ータＳＤ　　　である。

ＯＵＴ 次に、ＦＩＦＯメモリ７内のデータを読み出したいとき
に、再びテスタがスキャンクロック５ＣＣＫの周期に同
期して順次読み出される。このときの動作速度は低速で
あるが、この低速ということは同じく本発明の目的達成
の障害とはならない。以下にその理由を述べる。

すなわち、動作パターンは低速・高速の組み合わせとな
るのであるが、このパターンのうちテストの高速性を決
定するのは、テスト対象でる内部回路ブロック４内の信
号伝搬速度であり、それが本発明においては高速テスト
動作時に該当する。

換言すれば、低速スキャンイン／スキャンアウト動作は
、内部回路ブロック４の動作とは直接関係しない動作で
ある。この点は従来のスキャン方式のように、シフトレ
ジスタをスキャンクロック５ＣＣＫにより駆動してシリ
アルにスキャンイン、スキャンアウトすることと全く異
なっていることが明らかである。

なお、データＳＤ　　　の評価はテスタで行うが、ｔｌ
Ｔ その手法は比較法であり、予めシミュレーションで求め
た期待値とデータＳＤ　　　とを比較して行ＵＴ う。これは従来と変りはない。

以上の説明では、ＦＩＦＯメモリ７が１つのものである
として説明したが、ＦＩＦＯメモリ７は第２図に示すよ
うにｎＸｍの多段構成になっており、内部回路ブロック
４の入力端子ＩＮ、、出力端子０ＵＴ１を適当に分割し
、各分割領域（フリップフロップ群）ごとに、低速スキ
ャンイン／スキャンアウト、高速テストのパターンで処
理するものであるため、内部回路ブロック４内のテスト
をきめ細かく行うことができ、また、各スキャンインデ
ータＳＤ　　　−ＳＤ　　　はパラレルＩＮＩ　　　　
　ＩＮｎ インされるから一層高速化を図ることができる。

〔発明の効果〕

以上の通り、本発明によれば、半導体集積回路装置内に
ＦＩＦＯメモリを有し、このＦＩＦＯメモリは当該半導
体集積回路装置内のシステムクロックに同期して動作す
るものであり、その結果、テストを当該内部回路ブロッ
クの実動作で行うことができるためテストの高速性、信
頼性を確保する。

【図面の簡単な説明】

第１図は本発明の実施例の概要ブロック図、第２図はＦ
ＩＦＯメモリの詳細ブロック図、第３図は従来のスキャ
ン方式の説明図、第４図は従来のバウンダリースキャン
方式の説明図である。 １・・・ＬＳＩチップ ２・・・組合せ回路 ３・・・フリップフロップ ４・・・内部回路ブロック ５・・・入力回路 ６・・・出力回路 ７・・・ＦＩＦＯメモリ ８．９．１０・・・クロック回路 ＳＤ、ＳＤ　　　−ＳＤ　　　・・・スキャンインＩＮ
　　　　ＩＮＩ　　　　　ＩＮｎ データ ＳＤ　　　、ＳＤ　　　−５Ｄ ＯＵＴ　　　　０ＬＩＴＩ　　　　０ＵＴｎ”’　”キ
ャ′アウトデータ ５ＣＣＫ・・・スキャンクロック ！１ｉＹｓｃＫ・・・システムクロックＦＦｌ、−ＦＦ
ｎ、・・・フリップフロップＳＣＡＭ・・・スキャンモ
ード信号 ＴＥＳＴ・・・テストモード信号 ＩＮ１〜ＩＮ、・・・入力端子 ０ＵＴ１〜ＯＵＴ、・・・出力端子 Ｄ　Ａ　Ｔ　Ａ　、Ｎ・・・通常データ従来のバウンダ
リースキャン方式の説明図第４図

Claims (1)

1. 【特許請求の範囲】 １、内部回路ブロックを有する半導体集積回路装置の試
   験方法において、ＦＩＦＯメモリ（７）を有し、当該Ｆ
   ＩＦＯメモリ（７）にテストデータ（ＳＤ＿Ｉ＿Ｎ）を
   スキャンクロック（ＳＣＣＫ）に同期してスキャンイン
   ・スキャンアウトにより蓄積する工程と、テスト時にお
   いて当該半導体集積回路装置（１）の前記内部回路ブロ
   ック（４）に前記スキャンクロックよりも周期の短いシ
   ステムクロック（ＳＹＳＣＫ）に同期して前記テストデ
   ータ（ＳＤ＿Ｉ＿Ｎ）を与えるとともに、当該内部回路
   ブロック（４）から出力される出力データと前記ＦＩＦ
   Ｏメモリ（７）に蓄積する工程と、前記スキャンクロッ
   ク（ＳＣＣＫ）に同期して前記蓄積された出力データを
   読出す工程と、を有することを特徴とする半導体集積回
   路装置の試験方法。 ２、請求項１記載の半導体集積回路装置の試験方法にお
   いて、前記ＦＩＦＯメモリ（７）は当該半導体集積回路
   装置（１）内に設けられた複数段のレジスタユニット（
   ＦＦ＿ｌ＿ｌ〜ＦＦ＿ｎ＿ｍ）からなり、そのおのおの
   のレジスタユニットの最終段レジスタユニット（ＦＦ＿
   ｌ＿ｍ〜ＦＦ＿ｎ＿ｍ）は当該内部回路ブロックの通常
   動作時に入力される通常データ（ＤＡＴＡ＿Ｉ＿Ｎ）と
   テスト時に入力されるテストデータ（ＳＤ＿Ｉ＿Ｎ）が
   入力され、前記通常データとテストデータのうちいずれ
   かを選択するセレクタ機能を有することを特徴とする半
   導体集積回路装置の試験方法。