JPS63153482A - 集積回路試験方式 - Google Patents
集積回路試験方式Info
- Publication number
- JPS63153482A JPS63153482A JP61301950A JP30195086A JPS63153482A JP S63153482 A JPS63153482 A JP S63153482A JP 61301950 A JP61301950 A JP 61301950A JP 30195086 A JP30195086 A JP 30195086A JP S63153482 A JPS63153482 A JP S63153482A
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- 238000012360 testing method Methods 0.000 title claims abstract description 76
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000010998 test method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はＬＳＩ等の集積回路の試験に係り、試験時の動
作速度を向上すべく、当該ＬＳＩの内部に予め試験デー
タを記憶するとともに、試験動作時にあっては逐次試験
データを出力しつつ機能回路を経た出力データを逐次記
憶する記憶手段を設けたことにより、試験時の高速動作
、即ち内部の動作時間を高速にすることを可能としたも
のである。
作速度を向上すべく、当該ＬＳＩの内部に予め試験デー
タを記憶するとともに、試験動作時にあっては逐次試験
データを出力しつつ機能回路を経た出力データを逐次記
憶する記憶手段を設けたことにより、試験時の高速動作
、即ち内部の動作時間を高速にすることを可能としたも
のである。
本発明はＬＳＩ等の集積回路の試験に係り、特にＬＳＩ
内部に機能回路の試験データを記憶する手段を設け、試
験を行うＬＳＩの試験方式に関するものである。
内部に機能回路の試験データを記憶する手段を設け、試
験を行うＬＳＩの試験方式に関するものである。
Ｃ従来の技術〕
第４図に従来のＬＳＩ試験方式を説明するプロ段と組合
せ回路とにフリップ・フロップ（Ｊ２２下ＦＦとする）
を用いて構成され、複数のロジックに起因する信号伝送
の遅延が内部に生しるとする。
せ回路とにフリップ・フロップ（Ｊ２２下ＦＦとする）
を用いて構成され、複数のロジックに起因する信号伝送
の遅延が内部に生しるとする。
ＬＳＩテスタ１２は、被試験ＬＳ１１１へ与えるテスト
データ、クロックを作成し、被試験ＬＳＩ Ｆ＋を経た
テストデータを正常な出力データと比較し。
データ、クロックを作成し、被試験ＬＳＩ Ｆ＋を経た
テストデータを正常な出力データと比較し。
異常を検出するものである。
このＬＳＩテスタ１λを用いて被試験ＬＳＩ２ｊの試験
を行う場合、ある−機能を試験する度にテストデータの
セット、クロックのセント続いて出力のチェックとの手
順が必要であるとともに、 ＦＦの入力に外部からデー
タを与えると、外部のＬＳＩテスタ１２の負荷により、
試験速度に制限が生じるものであった。
を行う場合、ある−機能を試験する度にテストデータの
セット、クロックのセント続いて出力のチェックとの手
順が必要であるとともに、 ＦＦの入力に外部からデー
タを与えると、外部のＬＳＩテスタ１２の負荷により、
試験速度に制限が生じるものであった。
上記従来技術によれば、ＬＳＩテスタ１２を用いて被試
験ＬＳＩｆｌを試験する場合にあっては、複雑な処理手
順１例えばストローブ時間・テスターの負荷分遅延加筆
などを行う必要が有り、その結果高速な動作速度での試
験が困難であった。
験ＬＳＩｆｌを試験する場合にあっては、複雑な処理手
順１例えばストローブ時間・テスターの負荷分遅延加筆
などを行う必要が有り、その結果高速な動作速度での試
験が困難であった。
このため、第４図図示被試験ＬＳＩ１１に示すよう構成
されるＬＳＩでは、出力部にＦＦを用いるものであるた
め内部遅延に係る出力信号の遅延が測定できず、また出
力データはクロックに同期して変化するものであるため
、被試験ＬＳＩの良否を試験する場合にあっては、実使
用またはそれを超える動作速度での試験を行う必要があ
った。このため、高速での試験処理が可能な高価なＬＳ
Ｉテスターを設える必要が生じた。
されるＬＳＩでは、出力部にＦＦを用いるものであるた
め内部遅延に係る出力信号の遅延が測定できず、また出
力データはクロックに同期して変化するものであるため
、被試験ＬＳＩの良否を試験する場合にあっては、実使
用またはそれを超える動作速度での試験を行う必要があ
った。このため、高速での試験処理が可能な高価なＬＳ
Ｉテスターを設える必要が生じた。
３一
本発明は上記問題点の解決を図り、簡単な構成且つ安価
な装置での試験を実現することを目的とするものである
。
な装置での試験を実現することを目的とするものである
。
第１図に本発明のＬＳＩ試験方式原理ブロック図を示す
。
。
第１図に於て１機能回路１０は被試験ＬＳＩＩＩの主た
る機能処理う行うものである。シフトレジスタ１は、外
部より入力され機能回路１０に与える試験データを逐次
記憶し１機能回路１０の試験動作時にあっては記憶され
た試験データを逐次出力するとともに２機能回路１０を
経て出力される試験データ即ち出力データを逐次記憶す
るものである。
る機能処理う行うものである。シフトレジスタ１は、外
部より入力され機能回路１０に与える試験データを逐次
記憶し１機能回路１０の試験動作時にあっては記憶され
た試験データを逐次出力するとともに２機能回路１０を
経て出力される試験データ即ち出力データを逐次記憶す
るものである。
第１の切換回路２は２機能回路１０の通當動作時にあっ
ては外部からの入力データを、また試験動作時にあって
はシフトレジスタ１からの試験データをそれぞれ選択し
機能回路に与えるものである。
ては外部からの入力データを、また試験動作時にあって
はシフトレジスタ１からの試験データをそれぞれ選択し
機能回路に与えるものである。
第２の切換回路３は機能回路より出力される出力データ
と、シフトレジスタ１に記憶された機能回路１０の出力
データとのいずれかを選択し、外部に出力させるもので
ある。
と、シフトレジスタ１に記憶された機能回路１０の出力
データとのいずれかを選択し、外部に出力させるもので
ある。
第４図図示被試験ＬＳＩ１１にて機能回路１０の良否を
判定する場合を以下に示す。
判定する場合を以下に示す。
シフトレジスタ１には、予め外部より機能回路１０の試
験データが記憶されているものとすると。
験データが記憶されているものとすると。
まず、第１の切換回路２を操作し、シフトレジスタ１の
出力を機能回路１０に絡ぐよう接続させる。
出力を機能回路１０に絡ぐよう接続させる。
続いて、シフトレジスタ１より試験データを機能回路１
０に逐次出力しつつ９機能回路１０からの出力データを
シフトレジスタ１のキューの最後尾より逐次記憶させる
。
０に逐次出力しつつ９機能回路１０からの出力データを
シフトレジスタ１のキューの最後尾より逐次記憶させる
。
このとき、所定の動作速度１例えばＬＳＩの動作速度で
機能回路１０を動作させ出力データを得るとともに、全
ての出力データを記憶し終た後。
機能回路１０を動作させ出力データを得るとともに、全
ての出力データを記憶し終た後。
第２の切換回路３を操作し、シフトレジスタ１の６一
記憶データを外部に出力するよう接続する。
最後に２例えばＬＳＩテスタを用い、任意の速度９例え
ばＬＳＩテスタの能力の速度でシフトレジスタ１に記憶
された機能回路１０の出力データを読出すことにより機
能回路１０の良否を判定するものである。
ばＬＳＩテスタの能力の速度でシフトレジスタ１に記憶
された機能回路１０の出力データを読出すことにより機
能回路１０の良否を判定するものである。
第２図に本発明の第１の実施例を示す。
第２図に於て、第１図と同一符号のものは同一の機能ブ
ロックであるとともに、第１並びに第３の切換回路２，
４は外部から与えられ、ＬＳＩ内部の機能回路１０の試
験動作かあるいは通常動作かを示す信号“ＴＥＳＴ”に
従い、第１の切換回路２は外部から機能回路１０に与え
られる入力データとシフトレジスタ１から出力される試
験データとのいずれかを選択し１機能回路１０に出力す
るものであり、第３の切換回路４は外部から与えられる
試験データと機能回路１０を経て出力されるデータとの
いずれかを選択しシフトレジスタ１へ出力するものであ
る。第２の切換回路３は外部から与えられる信号’Ｉ’
ＯＤ、ＩＯＣに従い２機能回路１０からの出力データと
シフトレジスタ１からの出力データとのいずれかを選択
し外部に出力するものである。
ロックであるとともに、第１並びに第３の切換回路２，
４は外部から与えられ、ＬＳＩ内部の機能回路１０の試
験動作かあるいは通常動作かを示す信号“ＴＥＳＴ”に
従い、第１の切換回路２は外部から機能回路１０に与え
られる入力データとシフトレジスタ１から出力される試
験データとのいずれかを選択し１機能回路１０に出力す
るものであり、第３の切換回路４は外部から与えられる
試験データと機能回路１０を経て出力されるデータとの
いずれかを選択しシフトレジスタ１へ出力するものであ
る。第２の切換回路３は外部から与えられる信号’Ｉ’
ＯＤ、ＩＯＣに従い２機能回路１０からの出力データと
シフトレジスタ１からの出力データとのいずれかを選択
し外部に出力するものである。
第２図図示ＬＳＩの試験を行う場合、ＴＥＳＴを“０”
とし第３の切換回路４を介し予めシフトレジスタ１に試
験データをロードする。続いて。
とし第３の切換回路４を介し予めシフトレジスタ１に試
験データをロードする。続いて。
ＴＥＳＴを１”とし試験動作状態にセントし。
シフトレジスタ１にロードされた試験データを第１の切
換回路２を介し機能回路１０に逐次出力しつつ９機能回
路１０を経て出力されるデータを第３の切換回路４を介
し再びシフトレジスタ１に逐次ロードするものである。
換回路２を介し機能回路１０に逐次出力しつつ９機能回
路１０を経て出力されるデータを第３の切換回路４を介
し再びシフトレジスタ１に逐次ロードするものである。
ここで目的とする速度のクロック信号をＣＬＯＣＫより
与えることで。
与えることで。
実動作と同等の速度での出力データがシフトレジスタ１
内のキューに記憶される。
内のキューに記憶される。
最後に第２の切換回路２の＊ＯＤに“０″、＊ＯＣに“
１”を与えることで、シフトレジスタ１に記憶された機
能回路１０の出力データを読み出すことが可能となる。
１”を与えることで、シフトレジスタ１に記憶された機
能回路１０の出力データを読み出すことが可能となる。
このときＬＳＩの出力０ＵＴＢに例えば出力データの良
否を判定する装置を用い、任意の速度のクロックを与え
ることでＬＳＩの試験が行われる。
否を判定する装置を用い、任意の速度のクロックを与え
ることでＬＳＩの試験が行われる。
続いて第３図に第２の実施例を示す。
第３図に於て、シフトレジスタｋｌ、ｌ−２はそれぞれ
機能回路１０の試験データ並びに出力データを記憶する
ものである。
機能回路１０の試験データ並びに出力データを記憶する
ものである。
第１並びに第２の切換回路２．３は、外部から与えられ
通常動作と試験動作とのいずれかを選択する信号＊ＴＥ
ＳＴに従うものであり、第１の切換回路２は通常動作時
にあってはＩＮＡからの入力データを、試験動作時にあ
っては第１のシフトレジスタ１−１に記憶された試験デ
ータを機能回路１０に与えるものである。第２の切換回
路３は通常動作時にあっては機能回路１０からの出力デ
ータを、試験動作時にあっては第２のシフトレジスタ１
−２のキューを介し記憶された機能回路１０の出力デー
タを逐次外部に出力するものである。
通常動作と試験動作とのいずれかを選択する信号＊ＴＥ
ＳＴに従うものであり、第１の切換回路２は通常動作時
にあってはＩＮＡからの入力データを、試験動作時にあ
っては第１のシフトレジスタ１−１に記憶された試験デ
ータを機能回路１０に与えるものである。第２の切換回
路３は通常動作時にあっては機能回路１０からの出力デ
ータを、試験動作時にあっては第２のシフトレジスタ１
−２のキューを介し記憶された機能回路１０の出力デー
タを逐次外部に出力するものである。
第３図図示ＬＳＩの試験を行う場合、予め必要一８＝
な試験データを第１のシフトレジスタ１−１０−ドする
。続いて＊ＴＥＳＴを“０”にし、目的とする速度のク
ロックを与えることで、試験データが機能回路１０に出
力され１機能回路を経た出力データが第２のシフトレジ
スタ１−２のキューに逐次記憶されて行く。
。続いて＊ＴＥＳＴを“０”にし、目的とする速度のク
ロックを与えることで、試験データが機能回路１０に出
力され１機能回路を経た出力データが第２のシフトレジ
スタ１−２のキューに逐次記憶されて行く。
ここで試験データが終り、第２のシフトレジスタ１−２
のキューが出力データで満たされるとともに、先に記憶
された出力データの先頭よりＱＵＴＢを介し出力される
。このとき、外部に出力データの良否を判定する装置、
即ちテスターを設え。
のキューが出力データで満たされるとともに、先に記憶
された出力データの先頭よりＱＵＴＢを介し出力される
。このとき、外部に出力データの良否を判定する装置、
即ちテスターを設え。
試験を行うに充分な速度のクロックに換えることにより
試験が行われるものである。
試験が行われるものである。
以上詳細に説明したように本発明によれば、被試験ＬＳ
Ｉの内部に機能回路の試験データ並びに出力データを記
憶する記憶手段を設けることにより、高速で動作する専
用のＬＳＩテスターを用いずとも実使用と同等の速度で
試験を行うことが可−１０＝ 能となり、ＬＳＩ内部の動作遅延不良を容易に判定する
に効果を有するものである。
Ｉの内部に機能回路の試験データ並びに出力データを記
憶する記憶手段を設けることにより、高速で動作する専
用のＬＳＩテスターを用いずとも実使用と同等の速度で
試験を行うことが可−１０＝ 能となり、ＬＳＩ内部の動作遅延不良を容易に判定する
に効果を有するものである。
また、ＬＳＩ単体で不良を除くことにより、実使用にお
ける初期不良を減少させることにも効果を有するもので
ある。
ける初期不良を減少させることにも効果を有するもので
ある。
第１図は本発明のＬＳＩ試験方式原理ブロック図。
第２図は本発明の第１の実施例。
第３図は本発明の第２の実施例。
第４図は従来のＬＳＩ試験方式を説明するブロック図で
ある。 図面に於て。 １．１−１．１−２は、シフトレジスタ。 ２．３．４は、切換回路。 １０は９機能回路。 １１は、被試験ＬＳ Ｉ。 １２は、ＬＳＩテスタ、をそれぞれ示す。
ある。 図面に於て。 １．１−１．１−２は、シフトレジスタ。 ２．３．４は、切換回路。 １０は９機能回路。 １１は、被試験ＬＳ Ｉ。 １２は、ＬＳＩテスタ、をそれぞれ示す。
Claims (2)
- （１）集積回路に於て、 機能回路（１０）と、 上記機能回路（１０）に与える試験データを逐次記憶す
るとともに、該機能回路（１０）の試験動作時にあって
は、該試験データを逐次該機能回路（１０）に与えつつ
、該機能回路（１０）を経た出力データを逐次記憶する
記憶手段（１）と、 上記記憶手段（１）が出力する試験データと外部からの
入力データとのいずれかを選択し上記機能回路（１０）
に与える第１の切換手段（２）と、上記機能回路（１０
）の出力データと上記記憶手段（１）に記憶された上記
機能回路（１０）の出力データとのいずれかを選択し外
部に出力する第２の切換手段（３）とを備え、 上記記憶手段（１）に記憶された上記機能回路（１０）
のための試験データを逐次該機能回路（１０）に出力し
つつ、該機能回路（１０）を経た出力データを該記憶手
段（１）に記憶せしめ、該記憶手段（１）に記憶された
該機能回路（１０）の出力データを当該集積回路の外部
に出力し試験することを特徴とする集積回路試験方式。 - （２）上記記憶手段（１）は、先入れ先出しキューであ
る特許請求の範囲第１項記載の集積回路試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301950A JPH0693004B2 (ja) | 1986-12-17 | 1986-12-17 | 集積回路試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61301950A JPH0693004B2 (ja) | 1986-12-17 | 1986-12-17 | 集積回路試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153482A true JPS63153482A (ja) | 1988-06-25 |
| JPH0693004B2 JPH0693004B2 (ja) | 1994-11-16 |
Family
ID=17903060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61301950A Expired - Fee Related JPH0693004B2 (ja) | 1986-12-17 | 1986-12-17 | 集積回路試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0693004B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247586A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0317577A (ja) * | 1989-06-14 | 1991-01-25 | Matsushita Electron Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674668A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Logical device |
-
1986
- 1986-12-17 JP JP61301950A patent/JPH0693004B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674668A (en) * | 1979-11-22 | 1981-06-20 | Nec Corp | Logical device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02247586A (ja) * | 1989-03-20 | 1990-10-03 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH0317577A (ja) * | 1989-06-14 | 1991-01-25 | Matsushita Electron Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0693004B2 (ja) | 1994-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |