JPS60124744A - エラ−・テスト及び診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、高速システムバスによって相互接続された少
くとも１個のプロセッサ、１個の主記憶装置及び１個の
サービスプロセッサから成るデータ処理システムのため
のエラーテスト及び診断装置に関する。

［従来技術］ 電子制御素子、プロセッサ及びその他のデータ処理シス
テムを構成するチップ内の大規模集積論理回路及び記憶
回路をテストすることは、チップ内の記憶素子（双安定
回路、フリップ７０ツブ）のアクセスの安易性（観測安
易性、制御安易性）にかなり左右される。デジタルシス
テムは極めて高いエラー力バレツヂを必要とし、そして
大規模集積回路構造をテストすることはそのようなＶＬ
ＳＩ（大規模実相）の回路密度に起因して時間がかかり
且つ費用がかかりすぎるので問題を持っている。マイク
ロプロセッサの如き処理装置は非常に複雑なチップを含
んでおり、これ等のチップをテストするためには、プロ
グラムルーチンを遂行している間に、双安定記憶素子が
取りうる多数の状態と、これ等の記憶素子が取りうるよ
り多数の状態変化の順序とが十分に考慮されねばならな
い。

マイクロ命令を有限の機能的エンティティとして見ると
、例えば演算及び論理素子（ＡＩ、Ｕ）の状態貯蔵位置
をセットすることのような、一般に良く特定され且つ良
く定義されているマイクロ命令をテストすることは、加
算マイクロ命令の遂行後、容易に評価しうる問題である
。然し乍ら、若し、その加算マイクロ命令のＩ′ｉ］能
な二次的機能（例えば、そのような加算マイクロ命令を
遂行している間、バス要求を示す、双安定記憶素子の状
態が変化したか否か）の総ても同様にテストされねばな
らないとするならば、田面１に逢着する。

二次的機能は一般に、データフロー及びプロセッサの制
御論理と関連した多数の記憶素子を必要とする。一般に
、特別のマイクロ命令が用いられた場合でさえ、状態指
示器として動作する総ての記憶素子の現状態を変化させ
ないで、これ等の記憶素子をテスト目的のために直接に
アクセスするのは不ロコ能である。

テスト可能な大規模集槓馳埋ｊ４ｒｔ造及びシステムア
ーキテクチャはＬ　Ｓ　Ｓ　Ｄ　（Ｌｅｖｅｌ　５ｅｎ
ｓｉｔｉｖｅＳｃａｎ　Ｄｅｓｉｇｎ）ルールとして知
られているルールをしばしば使用する。そのルールに徒
うと、例えば論理サブシステムは、安定状態に於ける人
力信号の変化に対する応答がその１ｉｉａ埋サブシステ
ム中の回路及び配線遅延と無関係である場合のみ、信号
のレベルにセンシティブである。（／／Ａ　Ｌｏｇｉｃ
Ｄｅｓｉｇｎ　５ｔｒｕｃｔｕｒｅ　ｆｏｒ　ＬＳＩＴ
ｅ５ｔａｂｉｌｉｔｙ〃ｂｙ　Ｅ、　Ｂ、　Ｋｉｃｈｅ
ｌｂｅｒｇｅｒ−Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈ
ｅＤｅｓｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　０ｏｎｆｅｒ
ｅｎｃｅ、　Ａ　１４゜Ｊｕｎｅ　２０−２２　１９７
７、Ｎｅｗ　０ｒｌｅａｎｓ、Ｌｏｕｉｓｉａｎａ。

ＰＰ、４６２−４６８　を参照） コｔ１．　等（１）　Ｉ＋　Ｓ　Ｓ　Ｄルールに基づい
て、記憶素子の全体を観測可能で且つ制御可能とするた
め、論理段の間に配置されているマスター／スレーブ・
フリップフロップがテストモードに於て、１個のシフト
レジスタ鎖又は数個のシフトレジスタ鎖を形成するよう
に相互接続される。これ等のシフトレジスタ鎖はテスト
パターン及び結果のパターンを実際の論理へ又は実際の
論理から夫々シフトするのに使われる。

シフトレジスタ鎖は、例えば、倫理グループのパッケー
ジに関連してお互いに分離されている複数のチップ即ち
モヂュールの複雑な論理グループへ、又はそのような論
理グループから７リツプフロツプの完全な状態データ、
又はレジスタの状態データをシフトするのにも使われる
。このシフトレジスタ・アプローチは、必要とする入力
／出力端子の数が相対的に少ないという利益と、若し、
総ての第１パツケージレベルのシフトレジスタ鎖が共通
の第２パツケージレベルのシフトレジスタ鎖等に接続−
されているならば、チップ論理に影響することなく、種
々のパッケージレベルの間での柔軟性が高いという利益
を有する。

プロセッサの記憶素子が殆んどシフトレジスタ段で構成
されるので、二次的機能が統合化されたサービスプロセ
ッサ又は接続可能な別個のテスタの何れかによりテスト
され得る。即ち、テストされるべきマイクロ命令の遂行
前又はその遂行後、シフトレジスタのテストのため相互
接続された双安定記憶素子の内容がサービスプロセッサ
又はテスタ中ヘシフトされ、そこで、状態の相違が与え
られた所望の値と比較される。

テストされるマイクロ命令のクロックステップのような
より小さい機能的エンティティに、テストルーチンを適
用することによって、処理装置中のデータ及び命令とプ
ロセッサ間のデータ及び命令を交換するためのマイクロ
命令テストの診断能力を更に顕著に改良することが考え
つる。このようなアプローチは自動テストのエラー力バ
レツヂに著しい改良をもたらすであろう。

然し乍ら、上述のテスト方法は多数の双安定回路素子に
記憶された状態を高速度で転送することを必要とする。

このような高速転送は、低速度のテスト回路網及び直列
のシフト機構に依存するサービスプロセッサ又は工場内
のテスタにとっては不適当である。この事はさておき、
プロセッサチラシの超高速技術にも拘らず、シフトリン
グの速度を更に増加することは出来ない。何故なら、シ
フトリングは２つの相対的に低い速度のネットワークで
構成されていて、その一方がプロセッサからサービスプ
ロセッサへ延び、他方がサービスプロセッサからプロセ
ッサへ延びるからである。（第１図の接に線１４及び１
３を参照） 然し乍ら、一般的にデータ処理システムは、第１図に示
された如く、プロセッサ９，１０．−−−ｎ、主記憶袋
Ｎ３．主記憶制御装置４．入力／出力制御装置５及びサ
ービスブロセッ−ｖ６のような異なった装置を相互接続
する並列の茜速度システムバスを備えている。然し乍ら
、既知のデータ処理システムに於て、これ等のシステム
バスは、サービスプロセッサが、状態情報及び他の情報
を含むプロセッサの双安定素子へ直接にアクセスするよ
うに準備されていない。唯一の例外はミーロツパ特許出
願８３　１０５　１７２．’７に記載されているデジタ
ル計算機のためのテスト及び診断装置である。この出願
によりカバーされるデータ処理システムの場合、通常動
作の間に論理サブシステムを相互接続する記憶素子（フ
リップフロップ）はアドレス可能なマトリックスの形で
、エラーテスト及びエラー診断のためにリンクされてい
るので、与えられたサービスプロセッサはマトリックス
の個々の記憶素子を制御するためのアドレス情報と、マ
トリックスの記憶素子中に入れるためのテストデータと
、テストされる素子へ送られるテスト制御及びクロック
情報とを高速システムバス上に転送することが出来る。

更に、論理サブシステムがテストされた後、それ等の結
果データは接続された記憶素子中に入れられ、そして転
送されたアドレス情報及び制御情報はマトリックスの形
に相互接続された記憶素子からサービスプロセッサへシ
ステムバスを用いて、その後に送られる。

マトリックスの記憶素子はいわゆるマスター・フリップ
フロップで作られており、それ等は通常のようにマスタ
ー／スレーブ・フリップフロップから成るシフトレジス
タによって実現することは出来ないので、データ処理シ
ステムの多くの設計思想に対して非常に不利益である。

既知のシステムの他の欠点は、テストバス１３及び１４
が唯一個の中心部（コア）を有するにすぎず、ラインイ
ンタラブジョン又はテストバス全体の障害、従ってデー
タ処理装置蹴の障害を惹起するかも知れないということ
である。何故ならば、サービスプロセッサは、例えばデ
ィスプレー及びキーホードを備えたシステムコンソール
を制御することにより、テスト機能に加えてシステムの
オペレーティング機能を遂行するからである。

［発明が解決しようとする問題点］ 従って、本発明の目的は、Ｌ　Ｓ　Ｓ　ＤｙＡ埋の下で
遂行されるテストモードに於て、極めて高速で且つ信頼
性が高く、シかも費用のかからないテスト可能な論理構
造を提供することにある。

［問題点を解決するための手段］ そのため、本発明のエラーテスト及び診断装置は、高速
システムバスによって相互接続された少くとも１つのテ
ストすべきプロセッサと１つのサービスプロセッサとを
備え、前記テストすべきプロセッサに設けられた複数の
論理サブシステムは通常の動作モード中は複数の記憶素
子によって相互接続されるように配設されているデータ
処理システムに於て、エラーテスト及び診断モードの間
前記記憶素子をリング状のシフトレジスタ鎖を形成する
ように接続するとともに該シフトレジスタ鎖の開始段及
び終了段を制御可能なスイッチによってリンクし、前記
シフトレジスタ鎖の予定の位置に含まれる複数の前記記
憶素子がインターフエ−スレジスタの各段を形成するよ
うに該複数の記憶素子を前記システムバスと前記複数の
論理サブシステムから成るプロセッサ論理との間に接続
し、テストに際しては１ｉｉＪ記サービスプロセツサか
ら前記システムバスを介して前記インターフェースレジ
スタへテストデータを並列に転送した後、該テストデー
タを前記シフトレジスタ鎖を通して前記論理サブシステ
ムへ順次に人力せしめ、テストが完了したときは前記論
理サブシステムから前記シフトレジスタ順を通して前記
インターフェースレジスタへ結果データを順次に人力し
た後、該結果データを前記システムバスを介して前記サ
ービスプロセッサへ並列に転送するようにしたことを特
徴とする。

［実施例］ 添例図面を参照して、本発明に従った実施例の詳細を以
下に説明する。

第１図は参照符号９からｎを付されたｌチッププロセッ
サ（ｐｕｌからＰＵｎまで）を有するモジュラデータ処
理システムのブロック図を示し、それ等のプロセッサは
（標準化された）システムバス８を通じて互いに接続さ
れ、そして主記憶装置（ＭＳ）３、主記憶制御装置（Ｍ
ＳＯ）４、人出力制御装置（工００）５及びサービスプ
ロセッサ（ｓｖｐ）　６に接続されていることが示され
ている。又、上述の一方の側のシステム素子と、他方の
側のサービスプロセッサ６との間に接続路１３乃至１７
があって、それ等により、制御信号、クロック信号及び
テストデータが転送される。これ等の接続路は又、シス
テム素子をクロック発生器（ＯＬ）７ヘリンクするクロ
ック線１５を含み、そして第１図に示されたようにクロ
ック発生器７は又、サービスプロセッサ６に接続されて
いる。

クロック発生器７のような中央クロック発生器の代りに
、プロセッサ９乃至ｎの夫々に独立したクロック発生器
を設けてもよい。

本発明は大規模集積の原理に従ってデザインされたプロ
セッサ９を参照することによって以下に説明される。こ
の実施例に対して、例えば標準化されたバスであってよ
いシステムバス８は、バス駆動器（ＤＲ）１１Ｂ及びバ
ス受信回路（Ｒ）１９の両方が適合される４バイトの幅
を持つものと仮定する。（第２図、第５図及び第７図参
照）多くの場合いわゆる極性保持（ｐｏｌａｒｉｔｙ　
ｈｏｌｄ　）フリップフロップと称される記憶素子２３
．２４カ上述のＬＳＳＤＳＳ用に従ったマスター／スレ
ーブ・フリップフロップとしてデザインされている。テ
ストモードに於て、これ等の７リツプ７０ツブはシフト
レジスタの鎖を形成するよう相互接続される。

シフトレジスタの人力段か第２図の左下隅のｎｌの位ｔ
ｆに示され、その人力段はインバータ３７と２個のＡ、
　Ｎ　Ｄゲート３８及び３９とから成るスイッチ４４を
辿りそしてテストバス！０Ａ１３を経てサービスプロセ
ッサ６へ接続きれている。シフトレジスタ鏡は位置３１
．２１．１１、ｎ２．３２．２２．１２、−−−−　ｎ
　ｍ　％　３　ｍ　％　２　ｍ及び１ｍの１１１！：ｉ
　）ｊ′−のシフトレジスタ段を経て連続する。位［１
ｍに於けるスレーブ・フリップフロップ（Ｓｌ、Ｔ）の
出力はテストバスの線１４を通ってサービスプロセッサ
６へ接続され、且つスイッチ４４を通って入力段ｎ１の
マスター・７リツプフロツプ（ＭＩ、Ｔ）へ接続される
。この様にして、例えばプロセッサ９の如きテストされ
るべき処理装置とサービスプロセッサ６との間に接続路
が設定される。

上述のスイッチ４４はシフトレジスタ鎖の出力をその入
力へ接続するのに用いられるので、シフトレジスタ段の
情報内容は、シフトレジスタ鎖自身の中で、１つの段か
ら次の段へ順次に循環することが出来る。

既知のデータ処理システムに於て、テストデータ、即ち
テストパターンは、サービスプロセッサ６からのテスト
・シフトクロック線１５によりテストされるべき処理装
置４へ目Ｊ加されるシフトクロックに応答して１Ｊ１３
を通ってシフトレジスタ鎖中へ直列にシフトされる。図
面に於て５Ｈ−ＯＬｌと表記されているこのシフトクロ
ックは、早い時期に印加されるシフトレジスタ段クロッ
クに対応シ、且つマスター・フリップフロップ２３への
データ転送を制御するため遅延手段２５によりΔを時間
だけチップに於て遅延される。５Ｈ−ＯＬ２と表記され
た遅延クロックは、＠ＩＪのマスター・フリップフロッ
プからスレーブ・７リツグ７０ツブ（ＳＩ、Ｔ）へのデ
ータ転送を制御するシフトレジスタ段の第２シフトクロ
ツクに対応する。

テストデータは通常、線１３を経てシフトレジスタ鎖中
ヘシフトされる。個々のシフトレジスタ段でテストデー
タが受け取られた後、これ等のデータはテストされるべ
き論理サブシステム２０へ送られる。論理サブシステム
２０は一般的に、Ｎ　Ａ　ＩＪ　Ｄ、　Ｎ　ＯＲ％イン
バータ、排他的ＯＲ等のような異なった型の論理から作
られている。論理サブシステム２０に於て、テストデー
タは、中央クロック発生器７からｆｉｌ１６を介してプ
ロセッサ９へ直接転送されるか、若しくはプロセッサに
関連したクロック発生器により代替的に発生されるかの
何れかの機能クロック信号ＦＯＬに応答して処理される
。

テストデータに対する論理サブシステム２０の応答、即
ち結果データは後に、シフトレジスタ段によって受け取
られ、そしてエラー分析又はＤ　ｌｊｔのために、シフ
トクロック５Ｈ−ＯＬＩ及びＳＲ−ＯＬ　２によってｍ
１４を介してサービスプロセッサ６中にシフトされる。

この直列転送処理はデータ処理システムの実際の構造を
テストするのに必要な大量のデータに対して遅すぎるの
で、高速ビット−並列システムバス８が転送手段として
使われる。然し乍ら、これは、シフトレジスタ段に記憶
された結果データがシステムバス８及びプロセッサ９の
論理の間のインター７エースレジスタヘ、転送の方向に
送られる速度と同じ速度で、システムバスのインターフ
ェースレジスタからのテストデータが、テストされるプ
ロセッサの受け取りの方向に、シフトレジスタへ入力さ
れる場合に問題が生じる。

インターフェースレジスタ段を含むガーランド（ｇａｒ
ｌａｎｄ　）　ｆＪの構造が得られるようにシフトレジ
スタ鎖が配列されるならば、並列のシステムバス８で必
要とするアクセスの並列化がテスト及び診断モードに於
て可能となる。ガーランド型のシフト；、・ジスタ鎖の
人力及び出力はスイッチ４４によってリングの形に接続
される。このリングは、位ｆＪ　ｎ　１．３１．２１及
び１１のシフトレジスタ段で構成される並列ガーランド
素子の個々の段をリンクする接続線４９と、シフトレジ
スタ鎖の残りの並列素子をリンクする接続線４６．４７
及び４８とから成る。

インター７エースレジスタの上述の段は位置ｌＸ。

１２、−−−−１　ｍのシフトレジスタと同一である。

システムバス８及び制御線１５乃至１７に接続されたサ
ービスプロセッサ又は工場内のテスタから高速で入るデ
ータはバス受信回路１９、接続線３ｂ及びインターフェ
ースレジスタ段の夫々のマスター・フリップフロップ２
３の人力ゲート３０を通って記入される。制御線１’７
ａの制御信号はスイッチ４４をテストモードへ切換えて
、ガーランド型シフトレジスタ鎖をリングの形に結合す
る。

加えて、シフトクロック５Ｈ−ＯＬＩのパルスは＃ｌ１
１５を介して印加され、そしてシフトレジスタ鎖のマス
ター・フリップフロップ２３総てに転送される。このシ
フトパルスは、シフトクロック５Ｈ−ＯＬ２のパルスを
発生する遅延手段２５へも転送され、シフトクロックＳ
　Ｈ−ＯＬ　２のノくパルスはシフトレジスタ鎖のスレ
ーブ・フリップフロップ総てに印加される。又、データ
か過当な時間でシステムバス８に入るように、インター
フェースレジスタ段のマスター・フリップフロップ２３
の人力ゲート３０を切換える制御ノクパルスが制御線ｌ
’７ｂ上に要求される。

これは、最初のシフトステップを完成するので、次のシ
フトステップで、新しいデータかインター７エースレジ
スタのマスター・７リツブフロツブ２３を通って入りう
る。前の転送ステップのデータは、スレーブ・フリップ
７０ツブから接続線４６．４７及び４８を介して、ｎｌ
、ｎ２、−−−−ｎｍの位置の次のシフトレジスタ段の
マスター・フリップフロップへ送られる。

この様にして、データは純粋な直列モードで転送する速
度よりも格段に早くシフトレジスタ鎖へ送ることが出来
る。加えて、サービスプロセッサ６からプロセッサチッ
プへ送られるシフトクロックよりも更に迷いシフトクロ
ックが単一の高い周ｍｈのパルス列でＶＬＳＩチップ内
に発生しうる。

これは又、シフトクロック５Ｈ−ＯＬＩ及び５Ｈ−ＯＬ
２を重複させることなく、そしてシフトレジスタ鎖に沿
い隣り合った２（１ｉＷのシフトレジスタ段の間の信号
伝播時間の最悪の４Ｓ態のための余裕時間を与えること
なしに、シフトクロック５Ｈ−ＯＬＩ及び５Ｈ−ＯＬ２
のパルス周波数を制限する通常のクロツクスギューを回
避する。全体のシフトレジスタ鎖が筬つかのＶＬＳＩチ
ップでなく１ｌＩＩ　ｌ　（ＩＵのＶＬＳＩチ゛ンブに
配置されるから、シフトクロックのパルス周波数は又、
ずっと高く選びうる。

シフトレジスタ鋲がカーランド型の他辺であることから
、そしてインター７エースレジスタの段がシフトレジス
タ鎖に含まれているという事実から、又更に、プロセッ
サチップ９により印加される単一の外部クロックパルス
に応答して発生されるシフトクロック５Ｈ−ＯＬＩ及び
５Ｒ−ＯＬ２のパルスが歩調的（ｓｔｅｐｗｉｓｅ　）
に発生するということから、総てのインターフェースレ
ジスタ段は新規な情報でロードされうる。

含まれる処理時ＩＭｊは第３図でより詳細に示される。

第３図の２番目の線はサービスプロセッサ又はテスタか
ら線１５に転送されたクロックパルス列５Ｈ−ＯＬＩを
示す。この例の場合、遅延手段２５により発生されたシ
フトクロック５Ｈ−ＣＬ２は遅れ、ｄｔで巌５０に現わ
れる。

プロセッサチップの境界を越えて延長するクロックシス
テムの最大遅延Δｔがプロセッサチップに制限されたク
ロックの最大遅延Δｔ　（１）　２倍であると仮定する
と、テストデータ及び結果データはシフトクロック発生
の幾つかの口」脂性を利用してシフトサれうる。単一の
外部クロックパルスがチップにシフトクロック５Ｈ−Ｏ
ＬＩ及び５Ｒ−ＯＬ２を発生する。続いて、サービスプ
ロセッサ６又は接続されたテスタから制御ｉ　１７　ｂ
を介してプロセッサ９に転送されたクロックＳ工Ｒ−Ｏ
Ｌは、テストデータがシステムバス８の線を通ってイン
ター７エースレジスタに到達するように、インターフェ
ースレジスタ段のマスター・フリップ７０ツブの人力段
３０を訓？ＪＪする。この処理は第３図の最後の線に示
されており、これに従って、後続のテストデータＮＤ工
はクロックＳＩＲ，−ＱＬ　Ｏ）　パルスに直Ｗ　１６
　答してインターフェースレジスタ中に入れられる。第
３図のこの最後の線に示されたＤＦ６　（６からのデー
タ）は、サービスプロセッサ６がこれ等のデータの供給
源であることを表示する。バス伝送器回路は必要ないの
で、制Ｃ８’ＫＭ　ｌ　７　Ｑはシステムバス８を通っ
てプロセッサ９から結果データを転送している間、減勢
に留まる。（第３図の最後から２番目の拍Ｊを参照）第
３図に示されたように、サービスプロセッサ６からシス
テムバス８を辿るデータ転送動作は内部のシフトステッ
プと重複するので、３２ビツトの幅のシステムバスに対
して、シフトレジスタ段をアクセスするのに必要な時間
は、ＬＳＳＤデザインルー　／ｌｚの下で動作する通常
のシフトレジスタ段をアクセスするために必要とされる
時間よりも６４倍短縮する。

各テストステップがシフトレジスタ段でｉＪＪ能になっ
た後、エラーテストをし、又は診断をするために、サー
ビスプロセッサ６へ転送されるべき結果データはインタ
ーフェースレジスタのマスター・７　’Ｊ　ラフフロッ
プ２３の出力から、線４５、バス伝送器回路１８及びシ
ステムバス８を介してサービスプロセッサ６へ同じ態様
で転送される。夫々の転送の時間は、例えばバス伝送器
回路１８を付勢するサービスプロセッサによって発生さ
れる制御線１７ｃ上の信号で決定される。然し乍ら、そ
のステップの前に、論理ザブシステム２０の結果データ
が入力段２６を通してマスター・フリップ７ｔｆｆツブ
２３に達する。残りのシフトレジスタ段、即ちインター
フェースレジスタと関連してぃイ）シフトレジスタ段以
外の段のために、論理サブシステムの結果データは、マ
スター・フリップ７０ツブ、例えば位置２１のシフトレ
ジスタ段のマスター・フリップフロップｚ３がら関連す
るスレーブ・フリップ７０ツブ２４へ、そして線４９を
経て夫々の後続のシフトレジスタ段の入力２７へ転送さ
れる。この転送は、インターフェースレジスタの段に最
終的に結果データが到達するまで続き、結果データは既
に述べたルートに沿って、インターフェースレジスタか
らサービスプロセッサ６へ転送される。　− サービスプロセッサ６中の；ｔｒｌＪ御クロッりＳ工Ｒ
−ＯＬの代りに、第４図の最後の線にＮＤＯと名付けら
れた夫々の後続（結果）データを制御する制御クロック
５Ｔ−ＯＬがサービスプロセッサ６又は接続されたテス
タ中で発生されるけれども、第４図の時間図表は第３図
のものと極めて類似している。第４図の最後の線に従う
と、これ等の結果データはインターフェースレジスタの
マスター・フリップフロップ２３から取り出され、そし
てシステムバス８に転送される。第４図の最後の線から
２養目に示された信号、即ち制御１Ｍ１７ｃを通って転
送される信号は、この（ｇ号の存在が結果データをシス
テムバス８を介して、転送させるように、バス伝送器回
路１８を制御する。

プロセッサ９に関連したテスタが第５図に示され、これ
は、インターフェースレジスタ段のスレーブ・フリップ
フロップ２４の付加的人力段３４を導入することによっ
て、また受信線３６ａによりバス受信回路１９へその人
力段３４をリンクさせることによって、テストデータ及
び結果データを転送するための交替モードがＬＳＳＤシ
フト鎖の助けにより、テストデータ及び結果データの通
常の転送よりも３２倍の高い速度をどのようにして与え
るかを示している。

第６図は交替モードの関連した時間図表を示す。

第３図及び第４図と比較して、シフトクロック５Ｈ−Ｏ
ＬＩ及び５Ｈ−ＯＬ２の周波数が５０％減少されている
ことが分かる。これは、双方向性のシステムバス８を通
るデータ転送速度が一定である事実と、システムバス８
がテストデータ及び結果データにより分けられている事
実とに起因する。

プロセッサチップ９からサービスプロセッサ６への転送
方向にのみ影響されるデータ転送に比べて、バス伝送器
回路１８を付勢する制御ＪｊＪ　ｌ　７　ａ上の制御信
号は交番パターンを持つ。（最後から２番目の線を参照
）この交番パターンは又、このクロックのパルスがイン
ターフェースレジスタ段のスレーブ・フリップフロップ
２４の入力段３４を通るテストデータの人力を制御する
のに使われるので、制御、［ｌ１７ｂ上のクロックの状
態を反映する。この目的のために、インタ−７エースレ
ジスタ段のスレーブ・フリップフロップのためのシフト
クロック５Ｈ−ＯＬ２はスイッチオフにされることが必
要である。これは、リング型のガーランド・テストモー
ドに於て、例えばバイナリ・ゼロのような制御＃１１１
７ａ上の制御信号によってラッチされるゲート回路２５
’ｂの助けによって行われるので、遅延手段２５ａによ
り発生されるシフ）ハ／ｌ／スＳ　Ｈ−ＯＬ　２は最早
や通過しない。サービスプロセッサ６中に含まれている
結果データをこのプロセッサの入力レジスタ（図示せず
）中へ人力するのはクロックＴＳ−ＯＬに応答して行わ
れる。

第３図、第４図、第６図及び第８図の時間図表は、プロ
セッサ９のシフトレジスタ段がシフトクロック５Ｒ−Ｏ
ＬＩ及び５Ｈ−ＯＬ２により、どのようにして刻時され
続けるかを示す。転送の方向、即ち結果データの移動の
方向に、システムバス上のデータの伝播時間がサービス
プロセッサ又は接続されているテスタ中の転送りロック
５Ｔ−ＯＬのために考慮されなければならない。この目
−的のために、システムバスの時１ム」は第４図及び第
６図に示されたように、シフトクロックＳ　Ｈ−ＯＬ２
を越えて遅延される。受は取りの方向に、即ちテストデ
ータが転送された時、制ａｌ線１７ｂ上に転送された制
御クロックＳ工Ｒ−ＯＬのパルスはシフトクロック５Ｈ
−ＯＬ２の時間と一致しうる。

更に２倍の速度増加がテストモードに於ケルシステムバ
スを単方向性バスとして使用することにより得られる。

本実施例に於て、そのバスは結果データを転送するのに
用いる。第７図に従って、プロセッサチップ９．１０．
−一〜−ｎは工場内のテスト目的のために機能的入力端
子を何れにせよ与えられるので、テスタへこれ等の端子
をリンクする入力バス４０はサービスプロセッサ６への
接続路を設立するのにも使われ、その接続路によって、
テストデータがプロセッサチップ９へ転送される。この
様にして、テストデータ及び結果データの転送は重複さ
れうる。この目的のために、システムバス受信回路１９
及び入力バス受信回路４２は制御線１７ｄ及び制御線５
１上の信号により制御され、制御線５１はインバータ４
１が責任を持っている制御線１７ｃｌ上の信号の反転状
態を反映する。

結果データの転送はバス伝送器回路１８を付勢する制御
線１７ｃ上の信号により再び制御される。

第８図は、テストデータ交換工及び結果データＮＤＯの
重複した転送と、列１．２．３及び５に於ける時間制御
信号の結果的な周波数倍増とを示す関連時間図表である
。

システムバスのエラー、又は夫々のバス伝送器回路及び
バス受信回路のエラーの場合、そして又、サービスプロ
セッサ６のインターフェースレジスタ、又は特別のテス
ト目的のためのインターフェースレジスタのエラーの場
合、テストデータは線１３及びスイッチ４４を通して、
ガーランド型シフトレジスタ鎖の中に入れられる。

制御線１７ａ上の信号によって、テストデータを転送す
るため、スイッチ４４のＡＮＤゲート３９は付勢され、
そしてＡＮＤゲート３８はインバータ３７を通って減勢
される。

ＡＮＤゲート３９を通りそして、制御線１５上のシフト
クロック５Ｒ−ＯＩ、ｌ及びプロセッサチップ９に発生
されるジアドクロック５Ｈ−ＯＬ２によって、テストデ
ータは段階的にシフトレジスタ鎖に達する。鎖のロード
が完了した後、夫々の論理サブシステム２０からテスト
データが印加される。論理サブシステム２０は結果デー
タに応答して、論理サブシステムからシフトレジスタ鎖
へ順次に転送される結果データを発生する。シフトレジ
スタ鎖から、結果データは、線１４上のシフトクロック
の助けによって、エラー分析及びエラー診断のために、
サービスプロセッサ６へ直列に転送される。斯くして、
エラーが生じた場合、プロセッサ論理をテストすること
が可能であり、若し必要ならば、データ処理システムを
非常に低速度の動作に保つことが可能である。後者のや
り方は、篩速度で得られるものよりもシステムを連続し
て動作することがより重要である場合に用いられる。

［発明の効果１ 従って、本発明は、テストモードに於てサービスプロセ
ッサ又はテスタと、テストされるべき論理素子との同の
高速システムバス上で転送されるテストパターン及び結
果データがシフト鎖中へ、又はシフ）Ｍ中から高速でシ
フトされ、そしてテストモードがシステムバス又はテス
）／＜スの誤動作に拘らず、依然として完全な夫々のバ
スを経て遂行されるという利益を与える。

【図面の簡単な説明】

第１図は本発明を使ったデジタル電子計算機のブロック
図、第２図は中央テスタとテストデータを交換するため
与えられた回路配列を含むプロセッサの如き処理装置の
ブロック図、第３図及び第４図はテストデータの交換を
説明する時間図表、第５図はテストデータ交換のための
１し飾された回路配列を有する処理装置のブロック図、
第６図は第５図に従った処理装置と関連して、テストデ
ータ交換を説明する時間図表、第７図は処理装置に於け
るテストデータ交換の回路配列の他の変形のブロック図
、第８図は第７図に従った処理装置に関連したデータ交
換を説明する時間図表である。 ３・・・・主記憶装置、　４・・・・主記憶１ｔＩＩＩ
？ＩｇＩ装置、５・・・・入出力制御装置、　６・・・
・サービスプロセッサ、　７・・・・クロック、　８・
・・・システムバス、９．１０、ｎ・・・・プロセッサ
、　２０・・・・論理サブシステム、　２３・・・・マ
スター・フリップフロップ、　２４・・・・スレーブ・
フリップフロップ。 出　願　人　インターナショナル・ビジネス・マシーン
ズ・コーポレーション代理人　弁理士　頓　宮　孝　−
（外１名）”’　０　ＪＱ　、　＾ ；　巴　トＳｃ１゜ ；二　Ｓ＋　Ｎ−

Claims (1)

1. 【特許請求の範囲】 高速システムバスによって相互接続された少くとも１つ
   のテストすべきプロセッサと１つのサービスプロセッサ
   とを備え、前記テストすベキプロセッサに設けられた複
   数の論理サブシステムは通常の動作モード中は複数の記
   憶素子によって相互接続されるように配設されているデ
   ータ処理システムに於て、 エラーテスト及び診断モードの間前記記優素子をリング
   状のシフトレジスタ鎖を形成するように接続するととも
   に該シフトレジスフ鎖の開始段及び終了段を制御可能な
   スイッチによってリンクし、前記シフトレジスタ鎖の予
   定の位置に含まれる複数の前記記憶素子がインターフェ
   ースレジスタの各段を形成するように該複数の記憶素子
   を前記システムバスと前記複数の論理サブシステムから
   成るプロセッサ論理との間に接続し、 テストに際しては前記サービスプロセッサから前記シス
   テムバスを介して前記インターフェースレジスタへテス
   トデータを並列に転送した後、該テストデータを前記シ
   フトレジスタ鎖を通して前記論理サブシステムへ順次に
   人力せしめ、テストが完了したときは前記論理サブシス
   テムから前記シフトレジスタ鎖を通して前記インターフ
   ェースレジスタへ結果データを順次に人力した後、該結
   果データを前記システムバスを介して前記サービスプロ
   セッサへ並列に転送するようにしたことを特徴とする、
   エラーテスト及び診断装置。