JPH0223891B2 - - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高速システムバスによつて相互接続
された少くとも１個のプロセツサ、１個の主記憶
装置及び１個のサービスプロセツサから成るデー
タ処理システムのためのエラーテスト及び診断装
置に関する。

［従来技術］ 電子制御素子、プロセツサ及びその他のデータ
処理システムを構成するチツプ内の大規模集積論
理回路及び記憶回路をテストすることは、チツプ
内の記憶素子（双安定回路、フリツプフロツプ）
のアクセスの安易性（観測安易性、制御安易性）
にかなり左右される。デジタルシステムは極めて
高いエラーカバレツヂを必要とし、そして大規模
集積回路構造をテストすることはそのような
VLSI（大規模集積）の回路密度に起因して時間が
かかり且つ費用がかかりすぎるので問題を持つて
いる。マイクロプロセツサの如き処理装置は非常
に複雑なチツプを含んでおり、これ等のチツプを
テストするためには、プログラムルーチンを遂行
している間に、双安定記憶素子が取りうる多数の
状態と、これ等の記憶素子が取りうるより多数の
状態変化の順序とが十分に考慮されねばならな
い。

マイクロ命令を有限の機能的エンテイテイとし
て見ると、例えば演算及び論理素子（ALU）の
状態貯蔵位置をセツトすることのような、一般に
良く特定され且つ良く定義されているマイクロ命
令をテストすることは、加算マイクロ命令の遂行
後、容易に評価しうる問題である。然し乍ら、若
し、その加算マイクロ命令の可能な二次的機能
（例えば、そのような加算マイクロ命令を遂行し
ている間、バス要求を示す、双安定記憶素子の状
態が変化したか否か）の総ても同様にテストされ
ねばならないとするならば、困難に逢着する。

二次的機能は一般に、データフロー及びプロセ
ツサの制御論理と関連した多数の記憶素子を必要
とする。一般に、特別のマイクロ命令が用いられ
た場合でさえ、状態指示器として動作する総ての
記憶素子の現状態を変化させないで、これ等の記
憶素子をテスト目的のために直接にアクセスする
のは不可能である。

テスト可能な大規模集積論理構造及びシステム
アーキテクチヤはLSSD（Level Sensitive Scan
Design）ルールとして知られているルールをし
ばしば使用する。そのルールに従うと、例えば論
理サブシステムは、安定状態に於ける入力信号の
変化に対する応答がその論理サブシステム中の回
路及び配線遅延と無関係である場合のみ、信号の
レベルにセンシテイブである。（“Ａ Logic
Design Structure for LSI Teatability”by E.
B.Eichelberger−Proceedings of the Design
Automation Conference、No.14、June20−22
1977、New Orleans、Louisiana、PP.462−468
を参照） これ等のLSSDルールに基づいて、記憶素子の
全体を観測可能で且つ制御可能とするため、論理
段の間に配置されているマスター／スレーブ・フ
リツプフロツプがテストモードに於て、１個のシ
ストレジスタ鎖又は数個のシフトレジスタ鎖を形
成するように相互接続される。これ等のシフトレ
ジスタ鎖はテストパターン及び結果のパターンを
実際の論理へ又は実際の論理から夫々シフトする
のに使われる。

シフトレジスタ鎖は、例えば論理グループのパ
ツケージに関連してお互いに分離されている複数
のチツプ即ちモヂユールの複雑な論理グループ
へ、又はそのような論理グループからフリツプフ
ロツプの完全な状態データ、又はレジスタの状態
データをシフトするのにも使われる。このシフト
レジスタ・アプローチは、必要とする入力／出力
端子の数が相対的に少ないという利益と、若し、
総ての第１パツケージレベルのシフトレジスタ鎖
が共通の第２パツケージレベルのシフトレジスタ
鎖等に接続されているならば、チツプ論理に影響
することなく、種々のパツケージレベルの間での
柔軟性が高いという利益を有する。

プロセツサの記憶素子が殆んどシフトレジスタ
段で構成されるので、二次的構成が統合化された
サービスプロセツサ又は接続可能な別個のテスタ
の何れかによりテストされ得る。即ち、テストさ
れるべきマイクロ命令の遂行前又はその遂行後、
シフトレジスタのテストのため相互接続された双
安定記憶素子の内容がサービスプロセツサ又はテ
スタ中へシフトされ、そこで、状態の相違が与え
られた所望の値と比較される。

テストされるマイクロ命令のクロツクステツプ
のようなより小さい機能的エンテイテイに、テス
トルーチンを適用することによつて、処理装置中
のデータ及び命令とプロセツサ間のデータ及び命
令を交換するためのマイクロ命令テストの診断能
力を更に顕著に改良することが考えうる。このよ
うなアプローチは自動テストのエラーカバレツヂ
に著しい改良をもたらすであろう。

然し乍ら、上述のテスト方法は多数の双安定固
路素子に記憶された状態を高速度で転送すること
を必要とする。このような高速転送は、低速度の
テスト回路網及び直列のシフト機構に依存するサ
ービスプロセツサ又は工場内のテスタにとつては
不適当である。この事はさておき、プロセツサチ
ツプの超高速技術にも拘らず、シフト機構の速度
を更に増加することは出来ない。何故なら、シフ
トリングは２つの相対的に低い速度のネツトワー
クで構成されていて、その一方がプロセツサから
サービスプロセツサへ延び、他方がサービスプロ
セツサからプロセツサへ延びるからである。（第
１図の接続線１４及び１３を参照） 然し乍ら、一般的にデータ処理システムは、第
１図に示された如く、プロセツサ９，１０，…
ｎ、主記憶装置３、主記憶制御装置４、入力／出
力制御装置５及びサービスプロセツサ６のような
異なつた装置を相互接続する並列の高速度システ
ムバスを備えている。然し乍ら、既知のデータ処
理システムに於て、これ等のシステムバスは、サ
ービスプロセツサが、状態情報及び他の情報を含
むプロセツサの双安定素子へ直接にアクセスする
ように準備されていない。唯一の例外はヨーロツ
パ特許出願83105172.7に記載されているデジタル
計算機のためのテスト及び診断装置である。この
出願によりカバーされるデータ処理システムの場
合、通常動作の間に論理サブシステムを相互接続
する記憶素子（フリツプフロツプ）はアドレス可
能なマトリツクスの形で、エラーテスト及びエラ
ー診断のためにリンクされているので、与えられ
たサービスプロセツサはマトリツクスの個々の記
憶素子を制御するためのアドレス情報と、マトリ
ツクスの記憶素子中に入れるためのテストデータ
と、テストされる素子へ送られるテスト制御及び
クロツク情報とを高速システムバス上に転送する
ことが出来る。更に、論理サブシステムがテスト
された後、それ等の結果データは接続された記憶
素子中に入れられ、そして転送されたアドレス情
報及び制御情報はマトリツクスの形に相互接続さ
れた記憶素子からサービスプロセツサシステムバ
スを用いて、その後に送られる。

マトリツクスの記憶素子はいわゆるマスター・
フリツプフロツプで作られており、それ等は通常
のようにマスター／スレーブ・フリツプフロツプ
から成るシフトレジスタによつて実現することは
出来ないので、データ処理システムの多くの設計
思想に対して非常に不利益である。

既知のシステムの他の欠点は、テストバス１３
及び１４が唯一個の中心部（コア）を有するにす
ぎず、ラインインタラプシヨン又はテストパス全
体の障害、従つてデータ処理装置の障害を惹起す
るかも知れないということである。何故ならば、
サービスプロセツサは、例えばデイスプレー及び
キーボードを備えたシステムコンソールを制御す
ることにより、テスト機能に加えてシステムのオ
ペレーテイング機能を遂行するからである。

［発明が解決しようとする問題点］ 従つて、本発明の目的は、LSSD原理の下で遂
行されるテストモードに於て、極めて高速で且つ
信頼性が高く、しかも費用のかからないテスト可
能な論理構造を提供することにある。

［問題点を解決するための手段］ そのため、本発明のエラーテスト及び診断装置
は、高速システムバスによつて相互接続された少
くとも１つのテストすべきプロセツサと１つのサ
ービスプロセツサとを備え、前記テストすべきプ
ロセツサに設けられた複数の論理サブシステムは
通常の動作モード中は複数の記憶素子によつて相
互接続されるように配設されているデータ処理シ
ステムに於て、エラーテスト及び診断モードの間
前記記憶素子をリング状のシフトレジスタ鎖を形
成するように接続するとともに該シフトレジスタ
鎖の開始段及び終了段を制御可能なスイツチによ
つてリンクし、前記シフトレジスタ鎖の予定の位
置に含まれる複数の前記記憶素子がインターフエ
ースレジスタの各段を形成するように該複数の記
憶素子を前記システムバスと前記複数の論理サブ
システムから成るプロセツサ論理との間に接続
し、テストに際しては前記サービスプロセツサか
ら前記システムバスを介して前記インターフエー
スレジスタへテストデータを並列に転送した後、
該テストデータを前記シフトレジスタ鎖を通して
前記論理サブシステムへ順次に入力せしめ、テス
トが完了したときは前記論理サブシステムから前
記シフトレジスタ鎖を通して前記インターフエー
スレジスタへ結果データを順次に入力した後、該
結果データを前記システムバスを介して前記サー
ビスプロセツサへ並列に転送するようにしたこと
を特徴とする。

［実施例］ 添付図面を参照して、本発明に従つた実施例の
詳細を以下に説明する。

第１図は参照符号９からｎを付された１チツプ
プロセツサ（PU１からPUnまで）を有するモジ
ユラデータ処理システムのブロツク図を示し、そ
れ等のプロセツサは（標準化された）システムバ
ス８を通じて互いに接続され、そして主記憶装置
（MS）３、主記憶制御装置（MSC）４、入出力
制御装置（IOC）５及びサービスプロセツサ
（SVP）６に接続されていることが示されてい
る。又、上述の一方の側のシステム素子と、他方
の側のサービスプロセツサ６との間に接続路１３
乃至１７があつて、それ等により、制御信号、ク
ロツク信号及びテストデータが転送される。これ
等の接続路は又、システム素子をクロツク発生器
（OL）７へリンクするクロツク線１５を含み、そ
して第１図に示されたようにクロツク発生器７は
又、サービスプロセツサ６に接続されている。ク
ロツク発生器７のように中央クロツク発生器の代
りに、プロセツサ９乃至ｎの夫々に独立したクロ
ツク発生器を設けてもよい。

本発明は大規模集積の原理に従つてデザインさ
れたプロセツサ９を参照することによつて以下に
説明される。この実施例に対して、例えば標準化
されたバスにあつてよいシステムバス８は、バス
駆動器（DR）１８及びバス受信回路（Ｒ）１９
の両方が適合される４バイトの幅を持つものと仮
定する。（第２図、第５図及び第７図参照） 多くの場合いわゆる極性保持（polarity hold）
フリツプフロツプと称される記憶素子２３，２４
が上述のLSSDルールに従つたマスター／スレー
ブ・フリツプフロツプとしてデザインされてい
る。テストモードに於て、これ等のフリツプフロ
ツプはシフトレジスタの鎖を形成するよう相互接
続される。

シフトレジスタの入力段が第２図の左下隅の
n1の位置に示され、その入力段はインバータ３
７と２個のANDゲート３８及び３９とから成る
スイツチ４４を通りそしてテストバス線１３を経
てサービスプロセツサ６へ接続されている。シフ
トレジスタ鎖は位置31、21、11、n2、32、22、
12、…nm、3m、2m及び1mの順序のシフトレジ
スタ段を経て連続する。位置1mに於けるスレー
ブ・フリツプフロツプ（SLT）の出力はテスト
バスの線１４を通つてサービスプロセツサ６へ接
続され、且つスイツチ４４を通つて入力段n1の
マスター・フリツプフロツプ（MLT）へ接続さ
れる。この様にして、例えばプロセツサ９の如き
テストされるべき処理装置とサービスプロセツサ
６との間に接続路が設定される。

上述のスイツチ４４はシフトレジスタ鎖の出力
をその入力へ接続するのに用いられるので、シフ
トレジスタ段の情報内容は、シフトレジスタ鎖自
身の中で、１つの段から次の段へ順次に循環する
ことが出来る。

既知のデータ処理システムに於て、テストデー
タ、即ちテストパターンは、サービスプロセツサ
６からのテスト・シフトクロツク線１５によりテ
ストされるべき処理装置へ印加されるシフトクロ
ツクに応答して、線１３を通つてシフトレジスタ
鎖中へ直列にシフトされる。図面に於てSH−CL
１と表記されているこのシフトクロツクは、早い
時期に印加されるシフトレジスタ段クロツクに対
応し、且つマスター・フリツプフロツプ２３への
データ転送を制御するため遅延手段２５により
Δt時間だけチツプに於て遅延される。SH−CL２
と表記された遅延クロツクは、前のマスター・フ
リツプフロツプからストレーブ・フリツプフロツ
プ（SLT）へのデータ転送を制御するシフトレ
ジスタ段の第２シフトクロツクに対応する。

テストデータは通常、線１３を経てシフトレジ
スタ鎖中へシフトされる。個々のシフトレジスタ
段でテストデータが受け取られた後、これ等のデ
ータはテストされるべき論理サブシステム２０へ
送られる。論理サブシステム２０は一般的に、
NAND、NOR、インバータ、排他的OR等のよ
うな異なつた型の論理から作られている。論理サ
ブシステム２０に於て、テストデータは、中央ク
ロツク発生器７から線１６を介してプロセツサ９
へ直線転送されるか、若しくはプロセツサに関連
したクロツク発生器により代替的に発生されるか
の何れかの機能クロツク信号FCLに応答して処
理される。

テストデータに対する論理サブシステム２０の
応答、即ち結果データは後に、シフトレジスタ段
によつて受け取られ、そしてエラー分析又は診断
のために、シフトクロツクSH−CL１及びSH−
CL２によつて線１４を介してサービスプロセツ
サ６中にシフトされる。

この直列転送処理はデータ処理システムの実際
の構造をテストするのに必要な大量のデータに対
して遅すぎるので、高速ビツト−並列システムバ
ス８が転送手段として使われる。然し乍ら、これ
は、シフトレジスタ段に記憶された結果データが
システムバス８及びプロセツサ９の論理の間のイ
ンターフエースレジスタへ、転送の方向に送られ
る速度と同じ速度で、システムバスのインターフ
エースレジスタからのテストデータが、テストさ
れるプロセツサの受け取りの方向に、シフトレジ
スタへ入力される場合に問題が生じる。

インターフエースレジスタ段を含むガーランド
（garland）型の構造が得られるようにシフトレ
ジスタ鎖が配列されるならば、並列のシステムバ
ス８で必要とするアクセスの並型化がテスト及び
診断モードに於て可能となる。ガーランド型のシ
フトレジスタ鎖の入力及び出力はスイツチ４４に
よつてリングの形に接続される。このリングは、
位置n1、31、21及び11のシフトレジスタ段で構
成される並列ガーランド素子の個々の段をリンク
する接続線４９と、シフトレジスタ鎖の残りの並
列素子をリンクする接続線４６，４７及び４８と
から成る。

インターフエースレジスタの上述の段は位置
11、12、…1mのシフトレジスタと同一である。
システムバス８及び制御線１５乃至１７に接続さ
れたサービスプロセツサ又は工場内のテスタから
高速で入るデータはバス受信回路１９、接続線３
６及びインターフエースレジスタ段の夫々のマス
ター・フリツプフロツプ２３の入力ゲート３０を
通つて記入される。制御線１７ａの制御信号はス
イツチ４４をテストモードへ切換えて、ガーラン
ド型シフトレジスタ鎖をリングの形に結合する。

加えて、シフトクロツクSH−CL１のパルスは
線１５を介して印加され、そしてシフトレジスタ
鎖のマスター・フリツプフロツプ２３総てに転送
される。このシフトパルスは、シフトクロツク
SH−CL２のパルスを発生する遅延手段２５へも
転送され、シフトクロツクSH−CL２のパルスは
シフトレジスタ鎖のスレーブ・フリツプフロツプ
総てに印加される。又、データが適当な時間でシ
ステムバス８に入るように、インターフエースレ
ジスタ段のマスター・フリツプフロツプ２３の入
力ゲート３０を切換える制御パルスが制御線１７
ｂ上に要求される。

これは、最初のシフトステツプを完成するの
で、次のシフトステツプで、新しいデータがイン
ターフエースレジスタのマスター・フリツプフロ
ツプ２３を通つて入りうる。前の転送ステツプの
データは、スレーブ・フリツプフロツプから接続
線４６，４７及び４８を介して、n1、n2、…nm
の位置の次のシフトレジスタ段のマスター・フリ
ツプフロツプへ送られる。

この様にして、データは純粋な直列モードで転
送する速度よりも格段に早くシフトレジスタ鎖へ
送ることが出来る。加えて、サービスプロセツサ
６からプロセツサチツプへ送られるシフトクロツ
クよりも更に速いシフトクロツクが単一の高い調
波数のパルス列でVLSIチツプ内に発生しうる。
これは又、シフトクロツクSH−CL１及びSH−
CL２を重複させることなく、そしてシフトレジ
タ鎖に沿い隣り合つた２個のシフトレジスタ段の
間の信号伝播時間の最悪の事態のための余裕時間
を与えることなしに、シフトクロツクSH−CL１
及びSH−CL２のパルス周波数を制限する通常の
クロツクスキユーを回避する。全体のシフトレジ
スタ鎖が幾つかのVLSIチツプでなく唯１個の
VISIチツプに配置されるから、シフトクロツク
のパルス周波数は又、ずつと高く選びうる。

シフトレジスタ鎖がガーランド型の構造である
ことから、そしてインターフエースレジスタの段
がシフトレジスタ鎖に含まれているという事実か
ら、又更に、プロセツサチツプ９により印加され
る単一の外部クロツクパルスに応答して発生され
るシフトクロツクSH−CL１及びSH−CL２のパ
ルスが歩調的（stepwise）に発生するということ
から、総てのインターフエースレジスタ段は新規
な情報でロードされうる。

含まれる処理時間は第３図でより詳細に示され
る。第３図の２番目の線はサービスプロセツサ又
はテスタから線１５に転送されたクロツクパルス
列SH−CL１を示す。この例の場合、遅延手段２
５により発生されたシフトクロツクSH−CL２は
遅れΔtで線５０に現われる。

プロセツサチツプの境界を越えて延長するクロ
ツクシステムの最大遅延Δtがプロセツサチツプ
に制限されたクロツクの最大遅延Δtの２倍であ
ると仮定すると、テストデータ及び結果データは
シフトクロツク発生の幾つかの可能性を利用して
シフトされうる。単一の外部クロツクパルスがチ
ツプにシフトクロツクSH−CL１及びSH−CL２
を発生する。続いて、サービスプロセツサ６又は
接続されたテスタから制御線１７ｂを介してプロ
セツサ９に転送されたクロツクSIR−CLは、テ
ストデータがシステムバス８の線を通つてインタ
ーフエースレジスタに到達するように、インター
フエースレジスタ段のマスター・フリツプフロツ
プの入力段３０を制御する。この処理は第３図の
最後の線に示されており、これに従つて、後続の
テストデータNDIはクロツクSIR−CLのパルス
に直接応答してインターフエースレジスタ中に入
れられる。第３図のこの最後の線に示されたPF
６（６からのデータ）は、サービスプロセツサ６
がこれ等のデータの供給源であることを表示す
る。パス伝送器回路は必要ないので、制御線１７
ｃはシステムバス８を通つてプロセツサ９から結
果データを転送している間、滅勢に留まる。（第
３図の最後から２番目の線を参照） 第３図に示されたように、サービスプロセツサ
６からシステムバス８を通るデータ転送動作は内
部のシストステツプと重複するので、32ビツトの
幅のシステムバスに対して、シフトレジスタ段を
アクセスするのに必要な時間は、LSSDデザイン
ルールの下で動作する通常のシフトレジスタ段を
アクセスするために必要とされる時間よりも64倍
短縮する。

各テストステツプがシフトレジスタ段で可能に
なつた後、エラーテストをし、又は診断をするた
めに、サービスプロセツサ６へ転送されるべき結
果データはインターフエースレジスタのマスタ
ー・フリツプフロツプ２３の出力から、線４５、
バス伝送器回路１８及びシステムバス８を介して
サービスプロセツサ６へ同じ態様で転送される。
夫々の転送の時間は、例えばバス伝送回路１８を
付勢するサービスプロセツサによつて発生される
制御線１７ｃ上の信号で決定される。然し乍ら、
そのステツプの前に、論理サブシステム２０の結
果データが入力段２６を通してマスター・フリツ
プフロツプ２３に達する。残りのシフトレジスタ
段、即ちインターフエースレジスタと関連してい
るシフトレジスタ段以外の段のために、論理サブ
システムの結果データは、マスター・フリツプフ
ロツプ、例えば位置21のシフトレジスタ段のマス
ター・フリツプフロツプ２３から関連するスレー
ブ・フリツプフロツプ２４へ、そして線４９を経
て夫々の後続のシフトレジスタ段の入力２７へ転
送される。この転送は、インターフエースレジス
タの段に最終的に結果データが到達するまで続
き、結果データは既に述べたルートに沿つて、イ
ンターフエースレジスタからサービスプロセツサ
６へ転送される。

サービスプロセツサ６中の制御クロツクSIR−
CLの代りに、第４図の最後の線にNDOと名付け
られた夫々の接続（結果）データを制御する制御
クロツクST−CLがサービスプロセツサ６又は接
続されたテスタ中で発生されるけれども、第４図
の時間図表は第３図のものと極めて類似してい
る。第４図の最後の線に従うと、これ等の結果デ
ータはインターフエースレジスタのマスター・フ
リツプフロツプ２３から取り出され、そしてシス
テムバス６に転送される。第４図の最後の線から
２番目に示された信号、即ち制御線１７ｃを通つ
て転送される信号は、この信号の存在が結果デー
タをシステムバス８を介して、転送させるよう
に、バス伝送器回路１８を制御する。

プロセツサ９に関連したテスタが第５図に示さ
れ、これは、インターフエースレジスタ段のスレ
ーブ・フリツプフロツプ２４の付加的入力段３４
を導入することによつて、また受信線３６ａによ
りバス受信回路１９へその入力段３４をリンクさ
せることによつて、テストデータ及び結果データ
を転送するための交替モードがLSSDシフト鎖の
助けにより、テストデータ及び結果データの通常
の転送よりも32倍の高い速度をどのようにして与
えるかを示している。

第６図は交替モードの関連した時間図表を示
す。第３図及び第４図と比較して、シフトクロツ
クSH−CL１及びSH−CL２の周波数が50％減少
されていることが分かる。これは、双方向性のシ
ステムバス８を通るデータ転送速度が一定である
事実と、システムバス８がテストデータ及び結果
データにより分けられている事実とに起因する。

プロセツサチツプ９からサービスプロセツサ６
への転送方向にのみ影響されるデータ転送に比べ
て、バス伝送器回路１８を付勢する制御線１７ｃ
上の制御信号は交番パターンを持つ。（最後から
２番目の線を参照）この交番パターンは又、この
クロツクのパルスがインターフエースレジスタ段
のスレーブ・フリツプフロツプ２４の入力段３４
を通るテストデータの入力を制御するのに使われ
るので、制御線１７ｂ上のクロツクの状態を反映
する。この目的のために、インターフエースレジ
スタ段のスレーブ・フリツプフロツプのためのシ
フトクロツクSH−CL２はスイツチオフにされる
ことが必要である。これは、リング型のガーラン
ド・テストモードに於て、例えばバイナリ・ゼロ
のような制御線１７ａ上の制御信号によつてラツ
チされるゲート回路２５ｂの助けによつて行われ
るので、遅延手段２５ａにより発生されるシフト
パルスSH−CL２は最早や通過しない。サービス
プロセツサ６中に含まれている結果データをこの
プロセツサの入力レジスタ（図示せず）中へ入力
するのはクロツクTS−CLに応答して行われる。

第３図、第４図、第６図及び第８図の時間図表
は、プロセツサ９のシフトレジスタ段がシフトク
ロツクSH−CL１及びSH−CL２により、どのよ
うにして刻時され続けるかを示す。転送の方向、
即ち結果データの移動の方向に、システムバス上
のデータの伝播時間がサービスプロセツサ又は接
続されているテスタ中の転送クロツクST−CLの
ために考慮されなければならない。この目的のた
めに、システムバスの時間は第４図及び第６図に
示されたように、シフトクロツクSH−CL２を越
えて遅延される。受け取りの方向に、即ちテスト
データが転送された時、制御線１７ｂ上に転送さ
れた制御クロツクSIR−CLのパルスはシフトク
ロツクSH−CL２の時間と一致しうる。

更に２倍の速度増加がテストモードに於けるシ
ステムバスを単方向性バスとして使用することに
より得られる。本実施例に於て、そのバスは結果
データを転送するのに用いる。第７図に従つて、
プロセツサチツプ９，１０，…ｎは工場内のテス
ト目的のために機能的入力端子を何れにせよ与え
られるので、テスタへこれ等の端子をリンクする
入力バス４０はサービスプロセツサ６への接続路
を設置するのにも使われ、その接続路によつて、
テストデータがプロセツサチツプ９へ転送され
る。この様にして、テストデータ及び結果データ
の転送は重複されうる。この目的のために、シス
テムバス受信回路１９及び入力受信回路４２は制
御線１７ｄ及び制御線５１上の信号により制御さ
れ、制御線５１はインバータ４１が責任を持つて
いるる制御線１７ｄ上の信号の反転状態を反映す
る。

結果データの転送はバス伝送器回路１８を付勢
する制御線１７ｃ上の信号により再び制御され
る。第８図は、テストデータNDI及び結果デー
タNDOの重複した転送と、列１、２、３及び５
に於ける時間制御信号の結果的な周波数倍増とを
示す関連時間図表である。

システムバスのエラー、又は夫々のバス伝送路
回路及びバス受信回路のエラーの場合、そして
又、サービスプロセツサ６のインターフエースレ
ジスタ、又は特別のテスト目的のためのインター
フエースレジスタのエラーの場合、テストデータ
は線１３及びスイツチ４４を通して、ガーランド
型シフトレジスタ鎖の中に入れられる。

制御線１７ａ上の信号によつて、テストデータ
を転送するため、スイツチ４４のANDゲート３
９は付勢され、そしてANDゲート３８はインタ
ーフエースレジスタ３７を通つて滅勢される。

ANDゲート３９を通りそして、制御線１５上
のシフトクロツクSH−CL１及びプロセツサチツ
プ９に発生されるシフトクロツクSH−CL２によ
つて、テストデータは段階的にシフトレジスタ鎖
に達する。鎖のロードが完了した後、夫々の論理
サブシステム２０からテストデータが印加され
る。論理サブシステム２０は結果データに応答し
て、論理サブシステムからシフトレジスタ鎖へ順
次に転送される結果データを発生する。シフトレ
ジスタ鎖から、結果データは、線１４上のシフト
クロツクの助けによつて、エラー分析及びエラー
診断のために、サービスプロセツサ６へ直列に転
送される。斯くして、エラーが生じた場合、プロ
セツサ論理をテストすることが可能であり、若し
必要ならば、データ処理システムを非常に低速度
の動作に保つことが可能である。後者のやり方
は、高速度で得られるものよりもシステムを連続
して動作することがより重要である場合に用いら
れる。

［発明の効果］ 従つて、本発明は、テストモードに於てサービ
スプロセツサ又はテスタと、テストされるべき論
理素子との間の高速システムバス上で転送される
テストパターン及び結果データがシフト鎖中へ、
又はシフト鎖中から高速でシフトされ、そしてテ
ストモードがシステムバス又はテストバスの誤動
作に拘らず、依然として完全な夫々のバスを経て
遂行されるという利益を与える。

【図面の簡単な説明】

第１図は本発明を使つたデジタル電子計算機の
ブロツク図、第２図は中央テスタとテストデータ
を交換するため与えられた回路配列を含むプロセ
ツサの如き処理装置のブロツク図、第３図及び第
４図はテストデータの交換を説明する時間図表、
第５図はテストデータ交換のための修飾された回
路配列を有する処理装置のブロツク図、第６図は
第５図に従つた処理装置と関連して、テストデー
タ交換を説明する時間図表、第７図は処理装置に
於けるテストデータ交換の回路配列の他の変形の
ブロツク図、第８図は第７図に従つた処理装置に
関連したデータ交換を説明する時間図表である。 ３……主記憶装置、４……主記憶制御装置、５
……入出力制御装置、６……サービスプロセツ
サ、７……クロツク、８……システムバス、９，
１０，ｎ……プロセツサ、２０……論理サブシス
テム、２３……マスター・フリツプフロツプ、２
４……スレーブ・フリツプフロツプ。

Claims (1)

1. 【特許請求の範囲】 １ 高速システムバスによつて相互接続された少
   くとも１つのテストすべきプロセツサと１つのサ
   ービスプロセツサとを備え、前記テストすべきプ
   ロセツサに設けられた複数の論理サブシステムは
   通常の動作モード中は複数の記憶素子によつて相
   互接続されるように配設されているデータ処理シ
   ステムに於て、 エラーテスト及び診断モードの間前記記憶素子
   をリング状のシフトレジスタ鎖を形成するように
   接続するとともに該シフトレジスタ鎖の開始段及
   び終了段を制御可能なスイツチによつてリンク
   し、前記シフトレジスタ鎖の予定の位置に含まれ
   る複数の前記記憶素子がインターフエースレジス
   タの各段を形成するように該複数の記憶素子を前
   記システムバスと前記複数の論理サブシステムか
   ら成るプロセツサ論理との間に接続し、 テストに際しては前記サービスプロセツサから
   前記システムバスを介して前記インターフエース
   レジスタへテストデータを並列に転送した後、該
   テストデータを前記シフトレジスタ鎖を通して前
   記論理サブシステムへ順次に入力せしめ、 テストが完了したときは前記論理サブシステム
   から前記シフトレジスタ鎖を通して前記インター
   フエースレジスタへ結果データを順次に入力した
   後、該結果データを前記システムバスを介して前
   記サービスプロセツサへ並列に転送するようにし
   たことを特徴とする、エラーテスト及び診断装
   置。