JPH01320544A

JPH01320544A - テスト容易化回路

Info

Publication number: JPH01320544A
Application number: JP63154015A
Authority: JP
Inventors: Yasuyuki Notsuyama; 泰幸野津山
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-06-22
Filing date: 1988-06-22
Publication date: 1989-12-26
Also published as: EP0347905A3; US5398250A; EP0347905A2; EP0347905B1; DE68924304D1; KR920003473B1; KR900000769A; DE68924304T2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、マイクロ命令によって制御される回路ブロ
ックの解析を容易に行うデス１−容易化回路に関する。

〈従来の技術）マイクロ命令により制御される回路ブロックを有する集
積回路例えばマイクロプロセッサは、算術論理演算ユニ
ツｌ１ＡＬ（Ｊ）やシフタ、レジスタファイルといった
回路ブロック（以下「マクロブロック」と呼ぶ）がバス
を介して有機的に接続されて、マイクロ命令により高度
なデータ処理を行っている。

近年、このようなマイクロプロセッサでは、高機能化、
高速化を実現づるために構成が′Ｉａｍ化してきている
。このため、マクロブロックを通常動作で十分に解析す
ることは次第に困難になりっつある。

そこで、マイクロプロセッサに備えられた回路ブロック
の解析を、第３図に示した構成で行うようにしたものが
ある。

第３図はマイクロプロセッサに備えられたＡＬじやシフ
タ１、レジスタファイル３等のマクロブロックの不良解
析を行うテスト容易化回路の構成を示す図である。

第３図において、マクロブロック１は、内部バス５から
ラッチ回路（ＬＡＴｌ、ＬＡＴ２）７を介してデータを
入力し、マクロブロック３は、内部バス５から直接デー
タを入力する。マクロブロック１．３は、出力しようと
するデータを出力バッフ７９を介して内部バス５に与え
る。それぞれの内部バス５は、Ｉ１０バッファ１１を介
して外部データビン１３及び外部アドレスビン１５と接
続されており、マクロブロック１．３と外部とのデータ
の入出力が行われる。

マクロブロック１．３には、解析時に解析に必要な演算
内容やアドレス等の制御情報をマクロブロック１．３に
供給する回路（以下ｒＴＦＦ回路」と呼ぶ）１７が接続
されている。それぞれのラッチ回路７及び出力バッフ７
９には、それぞれのラッチ回路７．出力バッファ９．マ
クロブロック１゜３を解析時に活性化するか否かを示す
活性化情報を供給する回路（以下ｒＴＦＦ回路」と呼ぶ
）１９が接続されている。これらのＴＦＦ回路１７゜１
９は、その出力が次式で表わされる。

出力−ＭＢＴ＊ＳＧＮ＋ＭＢＴＩＥＮｉ　＊Ｑｉここで
、ＭＢＴは“ＯＩ！レベルで通常動作モードを示し、“
１″レベルで解析モードを示すテストモード信号である
。ＳＧＮは通常動作時における信号である。ＥＮｉはそ
れぞれのＴＦＦ回路１７゜１９のイネーブル信号、Ｑｉ
はそれぞれのＴＦＦ回路１７．１９の活性化情報である
。

ＥＮｉは、テストシーケンスを制御するシーケンス制御
信号（ＴＥＮ）を入力とするイネーブル信号発生器（Ｔ
ＧＥＮ）２１により生成される。

Ｑｌは、それぞれのＴＦＦ回路１７．１９内に備えられ
たフリップフロップ（以下ｒＦ／ＦＪと呼ぶ、図示せず
）の出力として与えられる。このＦ／Ｆは、数珠状に接
続されてスキャンチェーンをなし、それぞれのＦ／Ｆに
はＭＢＴ信号が“０”レベルの期間中、Ｑｉがスキャン
入力端から順次与えられてセットされる。セットされた
ＱｉはＭＢＴ信号が“１″レベルでホールドされる。し
たがって、ＴＦＦ回路１７．１９は、ＭＢＴ信号が“０
″レベルから“１″レベルに変化する解析開始時のＱｉ
の内容が、ＭＢＴ信号が“１″レベルである以後の解析
期間中保持される。そして、前記ＴＦＦ回路１７．１９
の出力の論理式からもわかるように、前記解析期間中は
Ｑｌが“１″にセットされたものだけがＥＮｉ信号にし
たがって活性化されて、制御情報を与える。

このような構成において、マクロブロック１゜３の解析
は、ＭＢＴ信号を“Ｏ”レベルとして解析に必要な制御
情報をそれぞれのＴＦＦ回路１７゜１９のＦ／Ｆにセッ
トした後、ＭＢＴ信号を゛１”レベルとして開始される
。解析が開始されると、ＴＥＮ信号を変化することによ
りそれぞれのＥＮｉ信号が生成され、これらの信号がそ
れぞれ対応するＴＦＦ回路１７．１９に与えられる。さ
らに、Ｉ１０バッファ１１は、ＭＢＴ信号が“１”レベ
ルである期間中はマクロブロック１．３の動作に対応し
て活性化／非活性化されるように、ＴＧＥＮ２１で生成
されるＩ１０制御信号（ＴＥＮＩ）により制御される。

このようにして、マクロブロック１．３における演算、
データの入出力等の動作が、外部とのデータの入出力を
行いながら高速に実行され、その動作結果をもとにして
不良解析が行われる。

（発明が解決しようとする課題）上述したような構成にあって、マクロブロックの機能に
応じてその動作を規定して十分な解析を行うためには、
機能に応じて制御情報を与える必要がある。このために
は、マクロブロックに制御情報を与えるＴ　Ｆ、　Ｆ回
路が１つのマクロブロックに対して多数必要となる。し
たがって、テスト容易化回路の専有面積を著しく増加さ
せることなく多数のマクロブロックを解析しようとする
と、ＴＦＦ回路の個数を抑制しなｃプればならず、詳細
な解析を行うことが困難となる。

また、マクロブロックの制御情報は、ＴＦＦ回路のＦ／
Ｆからほぼ直接的に与えられる。このため、マイクロ命
令をマイクロデコーダによりデコードしたデコード出力
でマクロブロックの動作が行われない。したがって、マ
イクロデコーダを含めたより実際の動作に近い形でマク
ロブロックの解析ができな１）乏いう不具合も生じてい
た。

そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、マイクロ命令よりも上位レ
ベルの制御機構に依存することなく、かつ構成の大型化
を招くことなく、極めて実際に近い動作での詳細な解析
を高速に行うことができるテスト容易化回路を提供する
ことにある。

［発明の構成］（課題を解決するための手段）上記目的を達成するために、この発明は、マイクロ命令
により制御される回路ブロックの解析に必要なマイクロ
命令形式の制御情報がセットされる格納手段と、前記格
納手段から読出される制御情報を無効化及び有効化する
マスク手段と、前記マスク手段により有効化された制御
情報をデコードして、前記回路ブロックの解析時に前記
回路ブロックの動作指令となるデコード出力を前記回路
ブロックに供給するデコード手段と、前記回路ブロック
と外部とのデータの入出力を可能ならしめる入出力手段
と、前記回路ブロックの解析時に前記入出力手段を介し
てのデータの入出力及び前記マスク手段とを所定の解析
シーケンスを実行すべく外部から与えられる制御信号に
したがって制御する制御手段とから構成される。

（作用）１記構成において、この発明は、回路ブロックの解析に
必要な制御情報を外部から与えた復、所定の解析シーケ
ンスにおいて回路ブロックが動作すべき状態になると、
制御情報をデコードして、デコード出力により回路ブロ
ックを動作させて解析を行うようにしている。

（実施例）以下、図面を用いてこの発明の一実施例を説明する。

第１図はこの発明の一実施例に係るテスト容易化回路の
構成を示す図であり、第２図は第１図に示す回路の動作
を説明するためのタイミングチャートである。

第１図に示すテスト容易化回路は、マイクロプロセッサ
の解析を実行するものであり、マクロブロックの制御情
報を従来のように個々の機能に応じてスキャンチェーン
のＦ／Ｆから与えるのではなく、マイクロ命令形式の制
御情報をデコードしたデコード出力として与えるように
している。なお、第１図において、第３図と同符号のも
のは同一機能を有するものであり、その説明は省略する
。

第１図に示すテスト容易化回路は、第３図においてマク
ロブロック１．３に制御情報を与えるＴ「Ｆ回路１７を
省いている。これに代わり、第１図に示すテスト容易化
回路は、マイクロ命令による制御方式の情報処理装置に
本来備えられているマイクロＲＯＭ３１、マイクロ命令
レジスタ（ＭＩＲ）３３及びマイクロデコーダ３５と、
この発明の実施例において特徴の１つとなるマスク回路
３７、マスク信号発生器３９を備えている。

マイクロＲＯＭ３１は、マクロブロックをｆｔ１ｌｌｌ
ｌｌするマイクロ命令を格納保持するリードオンリーメ
モリである。このマイクロＲＯＭ３１に格納されたマイ
クロ命令は、マイクロ命令レジスタ（ＭＩＲ）３３にセ
ットされる。

ＭＩＲ３３は、通常動作時には、マイクロＲＯＭ３１か
ら読出されて、デコードされる前のマイクロ命令がセッ
トされるレジスタである。

一方、ＭＩＲ３３は、解析時には、マクロブロック１，
３に動作を指令するマイクロ命令形式の制御情報が外部
からセットされる。ＭＩＲ３３は、例えばＦ／Ｆを縦続
接続したスキャンチェーンとして構成されている。これ
により、ｆｒｉｌｌ　ｔｌｌｌ情報をスキャン入力端か
ら順次与えてスキャンし、それぞれのＦ／Ｆにセットす
るようにしている。ＴＦＦ回路１９と同様、ＭＩＲ３３
もＭＢＴ信号が゛１″レベルである解析期間中はホール
ドされる。セットされた制御情報はマスク回路３７に与
えられる。

マスク回路３７は、ＭＩＲ３３から与えられるｆｔ１ｌ
ｌｌｌｌ情報を無効化してオペレーションさせない回路
である。この制御情報の無効化は、ＭＢＴ信１号が１”
レベルである解析期間中マクロブロック１．３に対する
所定の解析シーケンスにおいてマクロブロック１，３が
動作すべき状態になるまでの期間においてなされる。し
たがって、ＭＩＲ３３にセットされた制御情報は、所定
の解析シーケンスにおいてマクロブロック１，３が動作
すべき状態になると有効化される。このような無効化／
有効化は、外部から与えられるシーケンス制御信号（Ｔ
ＥＮ）を入力とするマスク信号発生器３９から出力され
るマスク信号にしたがって１ｌＩｌＩＩｌｌされている
。有効化された制御情報は、マイクロデコーダ３５に与
えられる。

マイクロデコーダ３５は、ＭＩＲ３３から出力されてマ
スク回路３７によって有効化された制御情報をデコード
する。デコード出力は、対応するマクロブロック１．３
に与えられ、マクロブロック１，３はこのデコード出力
にしたがって動作する。

以上説明したように、この発明の一実施例は構成されて
おり、次にこの実施例の作用を第２図を参照して説明す
る。

第２図は、第１図に示す構成において、外部から読込ま
れたデータを用いて演算を行い、演算結果をレジスタフ
ァイル３に格納した後、外部に出力する動作を解析する
ためのタイミングチャートである。第２図において、イ
ネーブル信号ＥＮｉ（ＲＥｌ、ＲＦ２．ＷＥＩ、ＷＦ２
．ＷＦ２）は、イネーブル信号６，４発生器２１におい
て、シーケンス制御信号ＴＥＮから、フリップフロップ
の直列接続を用いて順次前られるＴＥＮｌ、ＴＥＮ２．
ＴＥＮ３の簡単な組合せにより生成される。

まず、マクロブロック１．３の動作を規定する１１Ｊ　
Ｉ２１１情報が、スキャン入力端から与えられて順次Ｍ
ＩＲ３３にセットされる。さらに、上記したマクロブロ
ック１．３の動作に対応して、レジスタファイル３．そ
れぞれのラッチ回路７及び出力バッファ１９の活性化を
制御する活性化情報ＱｉがそれぞれのＴＦＦ回路１９の
Ｆ／Ｆにセッ〜トされる。

このような状態にあって、テストモード信号（ＭＢＴ）
が“１”レベルとなり解析が開始されて、シーケンス制
御信号（ＴＥＮ）から生成されたＴＥＮＩ信号が“Ｏ”
レベルになると、外部からデータビン１３に与えられた
データ（Ｄｌ、Ｄ２）が、Ｉ１０バッファ１１を介して
内部バス５に取り込まれる。内部バス５に取り込まれた
データは、イネーブル信号発生器２１から出力されるイ
ネーブル信号ＥＮｉ　　（ＷＥｌ、ＷＦ２）により、そ
れぞれ対応したラッチ回路７に与えられて格納される。

次に、ＴＥＮ１信号が“１″レベルになると、マスク信
号がＯ”レベルとなり、マスク回路３７の無効化は解除
されて、制御情報は有効化される。さらに、ＴＦＦ回路
１９のイネーブル信号（ＲＥＩ）が“０”レベルになる
と、ＭＩＲ３３にセットされた制御情報は、マイクロデ
コーダ３５によりデコードされ、デコード出力がマクロ
ブロック１及びレジスタファイル（ＲＦ）３に与えられ
る。これにより、データＤ１．Ｄ２を用いた演算がマク
ロブロック１で行われ、演算結果が出力バッファ１９を
介してレジスタファイル３に格納される。

一方、演算により発生してフラグレジスタ４１に格納さ
れたフラグは、イネーブル信＠　（ＲＥ　２　）により
出力バッファ１９．内部バス５及びＩ１０バッファ１１
を介して外部に読出される。また、レジスタファイル３
に格納された演算結果は、イネーブル信号（ＲＦ３）に
より出力バッファ１９゜内部バス５及びＩ１０バッファ
１９を介して外部に読出される。

このように、マイクロ命令形式の制御情報を外部からセ
ットして、この制御情報のデコード出力にしたがってテ
スト対象となるマクロブロック１゜３を動作させて解析
を行っている。このため、高レベルな機械語命令セット
及びマイクロ命令を使用しているマイクロプロセッサに
おける多数のマクロブロックを、機械語命令をマイクロ
命令に変換する複雑な制御ロジックに依存することなく
解析することができる。

さらに、本来マイクロプロセッサに備えられているマイ
クロ命令レジスタ３３に、マクロブロックの制御情報を
セラ１−するようにしているので１それぞれのマクロブ
ロックのほぼすべての動作に対応した制御情報を、ＴＦ
Ｆ回路を用いることなく、それぞれのマクブロックに供
給することができる。これにより、構成の大型化を招く
ことなく、マイクロデコーダを含めたマクロブロックの
詳細な解析を行うことが可能となる。なお、マイクロデ
コーダは、特に？！雑な構成どはならないので、現在の
設３１ツールの信頼性１ノベルにおいて、はぼ完全なも
のを構成することは可能である。

また、この発明の実施例では、マクブロック１．３を通
常動作とほぼ同じタイミングで動作させるとともに、バ
スを用いてデータ処理を行うようにしているので、十分
な解析を高速に行うことができる。これにより、マイク
ロプロセッサの開発時の解析だけでなく、量産時に、１
３けイ）Ｍ析にあっても利用することができるようにな
る。

［発明の効果］以上説明したように、この発明によれば、解析の対象と
なる回路ブロックを、外部から与えられるマイクロ命令
形式の制御情報をデコードしたデコード出力で動作させ
て解析するようにしたので、マイクロ命令よりも上位レ
ベルの制御ロジックに依存することなく、かつ構成の大
型化を眉くことなく、実際に近い動作での詳細な解析を
高速に行うことができるようになる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るデスｌ−容易化回路
の構成を示１゛図、第２図は第１図に示す回路の動作を
示すタイミングチャート、第３図は従来のデス１−容易
化回路の一構成を示す図である。１．３・・・マクロブロック５・・・内部バス９・・・出力バッファ１１・・・Ｉ１０バッファ１９・・・ＴＦＦ回路２１・・・イネーブル信号発生器３３・・・マイクロ命令レジスタ３５・・・マイクロデコーダ３７・・・マスク回路３つ・・・マスク信号発生器代理Ａ−ｊ＋理士三好　１呆男第２図

Claims

【特許請求の範囲】マイクロ命令により制御される回路ブロックの解析に必
要なマイクロ命令形式の制御情報がセットされる格納手
段と、前記格納手段から読出される制御情報を無効化及び有効
化するマスク手段と、前記マスク手段により有効化された制御情報をデコード
して、前記回路ブロックの解析時に前記回路ブロックの
動作指令となるデコード出力を前記回路ブロックに供給
するデコード手段と、前記回路ブロックの解析時に前記
回路ブロックと外部とのデータの入出力を可能ならしめ
る入出力手段と、前記回路ブロックの解析時に前記入出力手段を介しての
データの入出力及び前記マスク手段とを所定の解析シー
ケンスを実行すべく外部から与えられる制御信号にした
がつて制御する制御手段と、を有することを特徴とする
テスト容易化回路。