JPH1165829A - アドレス変換回路 - Google Patents
アドレス変換回路Info
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- JPH1165829A JPH1165829A JP21947197A JP21947197A JPH1165829A JP H1165829 A JPH1165829 A JP H1165829A JP 21947197 A JP21947197 A JP 21947197A JP 21947197 A JP21947197 A JP 21947197A JP H1165829 A JPH1165829 A JP H1165829A
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Abstract
(57)【要約】
【課題】 回路規模及び遅延時間が小さく、また、ＣＰ
Ｕの暴走の可能性がないアドレス変換回路を提供する。 【解決手段】 アドレス変換回路は、ＣＰＵから出力さ
れるＳＯ信号を否定するＮＯＴゲート１０２と、その出
力を一方の出力とし、ＣＰＵから出力されるアドレス信
号の任意のビットを他方の出力とするＯＲゲート１０１
とを有する。ＣＰＵからＳＯ信号として“０”が出力さ
れると、ＯＲゲートの出力は、アドレス信号とは無関係
に“１”となり、アドレス信号を別のアドレス信号に変
換することができる。
Ｕの暴走の可能性がないアドレス変換回路を提供する。 【解決手段】 アドレス変換回路は、ＣＰＵから出力さ
れるＳＯ信号を否定するＮＯＴゲート１０２と、その出
力を一方の出力とし、ＣＰＵから出力されるアドレス信
号の任意のビットを他方の出力とするＯＲゲート１０１
とを有する。ＣＰＵからＳＯ信号として“０”が出力さ
れると、ＯＲゲートの出力は、アドレス信号とは無関係
に“１”となり、アドレス信号を別のアドレス信号に変
換することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス変換回路
に関し、特に、リスタートしたＣＰＵから出力されるア
ドレスを強制的に別のアドレスに変換するアドレス変換
回路に関する。
に関し、特に、リスタートしたＣＰＵから出力されるア
ドレスを強制的に別のアドレスに変換するアドレス変換
回路に関する。
【０００２】
【従来の技術】情報処理装置等のＣＰＵを搭載する装置
では、何らかの理由によりＣＰＵをリセットする必要が
生じる。このとき、ＣＰＵをリスタートさせるために必
要なブートプログラム及びベクタテーブルは、ＲＯＭに
格納されている。
では、何らかの理由によりＣＰＵをリセットする必要が
生じる。このとき、ＣＰＵをリスタートさせるために必
要なブートプログラム及びベクタテーブルは、ＲＯＭに
格納されている。
【０００３】ＣＰＵは、リスタート時に予め定められた
番地（例えば０番地）の命令から処理を開始する。した
がって、ベクタテーブルは、ＲＡＭの対応する番地（上
記の場合は、０番地）から順に、書き込まれていなけれ
ばならない。
番地（例えば０番地）の命令から処理を開始する。した
がって、ベクタテーブルは、ＲＡＭの対応する番地（上
記の場合は、０番地）から順に、書き込まれていなけれ
ばならない。
【０００４】ところが、ＲＯＭにも、ＲＡＭ同様、アド
レスが０番地から割り当てられるので、ＲＯＭに格納さ
れたベクタテーブルを、ＲＡＭの所定番地に書き込むに
は、まず、図４（ａ）に示すように、アドレスが重複し
ていないＲＡＭの領域に、一旦ＲＯＭの内容をコピーし
ておき、ＲＯＭをディスネーブルの状態にするととも
に、ＲＡＭをイネーブルにして、ベクタテーブルを所定
の番地へコピーし直さなければならない。
レスが０番地から割り当てられるので、ＲＯＭに格納さ
れたベクタテーブルを、ＲＡＭの所定番地に書き込むに
は、まず、図４（ａ）に示すように、アドレスが重複し
ていないＲＡＭの領域に、一旦ＲＯＭの内容をコピーし
ておき、ＲＯＭをディスネーブルの状態にするととも
に、ＲＡＭをイネーブルにして、ベクタテーブルを所定
の番地へコピーし直さなければならない。
【０００５】このような方法では、２回のコピー動作
と、ＲＯＭとＲＡＭのアクセス切り替え制御を行う手段
が必要になり、制御及び構成が複雑な上、リスタートに
要する時間が長いという問題点がある。
と、ＲＯＭとＲＡＭのアクセス切り替え制御を行う手段
が必要になり、制御及び構成が複雑な上、リスタートに
要する時間が長いという問題点がある。
【０００６】そこで、本発明者は、これらの問題点を解
決するために、ＲＯＭに高位のアドレスを割り当てるこ
とにした。ところが、ＲＯＭに高位のアドレスを割り当
てた場合、ＣＰＵのリスタート時に出力されるアドレス
が０番地では、正常にリスタートができない。この問題
は、ＣＰＵから出力されるアドレスを０番地から、所定
の他の番地に強制的に変更することにより解決できる。
決するために、ＲＯＭに高位のアドレスを割り当てるこ
とにした。ところが、ＲＯＭに高位のアドレスを割り当
てた場合、ＣＰＵのリスタート時に出力されるアドレス
が０番地では、正常にリスタートができない。この問題
は、ＣＰＵから出力されるアドレスを０番地から、所定
の他の番地に強制的に変更することにより解決できる。
【０００７】従来のアドレス変換回路として、特開平７
−２８６３５号公報に開示されたものがある。
−２８６３５号公報に開示されたものがある。
【０００８】このアドレス変換回路は、図６に示すよう
に、ＣＰＵ６１から出力されるアドレス信号を同じくＣ
ＰＵ６１から出力されるアドレスストローブ信号のタイ
ミングで保持するアドレス保持回路６２と、一致検出用
アドレス信号を出力する第１のアドレス設定回路６３
と、アドレス保持回路６２から出力されるアドレス信号
と第１のアドレス設定回路６３から出力される一致検出
用アドレス信号とを比較するアドレス一致検出回路６４
と、変換用アドレス信号を出力する第２のアドレス設定
回路６５と、アドレス一致検出回路６４の出力に応じて
アドレス保持回路６２が出力するアドレス信号又は第２
のアドレス設定回路６５が出力する変換用アドレス信号
を選択的に出力するアドレス選択回路６６とを有してい
る。なお、アドレス選択回路６６から出力されたアドレ
ス信号は、アドレスデコーダ６７でデコードされ、メモ
リ６８に供給される。
に、ＣＰＵ６１から出力されるアドレス信号を同じくＣ
ＰＵ６１から出力されるアドレスストローブ信号のタイ
ミングで保持するアドレス保持回路６２と、一致検出用
アドレス信号を出力する第１のアドレス設定回路６３
と、アドレス保持回路６２から出力されるアドレス信号
と第１のアドレス設定回路６３から出力される一致検出
用アドレス信号とを比較するアドレス一致検出回路６４
と、変換用アドレス信号を出力する第２のアドレス設定
回路６５と、アドレス一致検出回路６４の出力に応じて
アドレス保持回路６２が出力するアドレス信号又は第２
のアドレス設定回路６５が出力する変換用アドレス信号
を選択的に出力するアドレス選択回路６６とを有してい
る。なお、アドレス選択回路６６から出力されたアドレ
ス信号は、アドレスデコーダ６７でデコードされ、メモ
リ６８に供給される。
【０００９】このアドレス変換回路では、第１のアドレ
ス設定回路６３に、ＣＰＵ６１からリスタート時に出力
されるアドレス信号と同じ信号が格納され、第２のアド
レス設定回路６５に、ＣＰＵ６１のリスタート時にアク
セスしたいアドレスを表すアドレス信号が格納される。
ス設定回路６３に、ＣＰＵ６１からリスタート時に出力
されるアドレス信号と同じ信号が格納され、第２のアド
レス設定回路６５に、ＣＰＵ６１のリスタート時にアク
セスしたいアドレスを表すアドレス信号が格納される。
【００１０】ＣＰＵ６１が、リセット等によりリスター
トすると、所定の（例えば０番地）のアドレス信号が出
力され、アドレス保持回路６２に保持される。アドレス
保持回路６２に保持されたアドレス信号は、アドレス一
致検出回路６４とアドレス選択回路６６に供給される。
トすると、所定の（例えば０番地）のアドレス信号が出
力され、アドレス保持回路６２に保持される。アドレス
保持回路６２に保持されたアドレス信号は、アドレス一
致検出回路６４とアドレス選択回路６６に供給される。
【００１１】アドレス一致検出回路６４は、アドレス保
持回路６２からのアドレス信号と、第１のアドレス設定
回路６３に設定された一致検出用アドレス信号とを比較
し、一致した場合に一致信号を出力する。即ち、アドレ
ス一致検出回路６４は、ＣＰＵがリスタートした時に一
致信号を出力する。
持回路６２からのアドレス信号と、第１のアドレス設定
回路６３に設定された一致検出用アドレス信号とを比較
し、一致した場合に一致信号を出力する。即ち、アドレ
ス一致検出回路６４は、ＣＰＵがリスタートした時に一
致信号を出力する。
【００１２】アドレス選択回路６６は、アドレス一致検
出回路６４からの一致信号が入力されたときは、第２の
アドレス設定回路６５に設定された変換用アドレス信号
を出力し、それ以外の場合は、アドレス保持回路６２か
らのアドレス信号を出力する。即ち、アドレス選択回路
６６は、ＣＰＵ６１がリスタートしたときは、変換用ア
ドレス信号を出力する。
出回路６４からの一致信号が入力されたときは、第２の
アドレス設定回路６５に設定された変換用アドレス信号
を出力し、それ以外の場合は、アドレス保持回路６２か
らのアドレス信号を出力する。即ち、アドレス選択回路
６６は、ＣＰＵ６１がリスタートしたときは、変換用ア
ドレス信号を出力する。
【００１３】アドレス選択回路６６で、選択された信号
は、アドレスデコーダでデコードされ、メモリ６８へ供
給される。
は、アドレスデコーダでデコードされ、メモリ６８へ供
給される。
【００１４】以上のようにして、従来のアドレス変換回
路では、ＣＰＵ６１のリスタート時には、ＣＰＵ６１が
出力するリスタートアドレスとは異なるアドレスをメモ
リに供給し、そこに記憶された命令を実行することがで
きる。
路では、ＣＰＵ６１のリスタート時には、ＣＰＵ６１が
出力するリスタートアドレスとは異なるアドレスをメモ
リに供給し、そこに記憶された命令を実行することがで
きる。
【００１５】この後、従来のアドレス変換回路では、Ｃ
ＰＵ６１から出力されるアドレス信号と、第１のアドレ
ス設定回路６３に設定された一致検出用アドレス信号と
が一致しなくなるので、アドレス選択回路６６は、ＣＰ
Ｕ６１からのアドレスを選択するようになる。
ＰＵ６１から出力されるアドレス信号と、第１のアドレ
ス設定回路６３に設定された一致検出用アドレス信号と
が一致しなくなるので、アドレス選択回路６６は、ＣＰ
Ｕ６１からのアドレスを選択するようになる。
【００１６】
【発明が解決しようとする課題】従来のアドレス変換回
路では、保持回路、２つのアドレス設定回路、アドレス
一致検出回路、及びアドレス選択回路を必要とするた
め、回路規模が大きくなり、遅延時間が大きいという問
題点がある。
路では、保持回路、２つのアドレス設定回路、アドレス
一致検出回路、及びアドレス選択回路を必要とするた
め、回路規模が大きくなり、遅延時間が大きいという問
題点がある。
【００１７】また、従来のアドレス変換回路では、次の
ような場合にエラーが発生するとうい問題点がある。
ような場合にエラーが発生するとうい問題点がある。
【００１８】即ち、ＣＰＵは、リスタート時に所定のア
ドレス（例えば、ＦＦＦＦ０Ｈ）を出力した際、アドレ
ス変換回路の作用により、それとは異なるアドレス（例
えば、Ｃ００００Ｈ）の命令をフェッチする。このとき
フェッチした命令がジャンプ命令であり、その大きさが
１バイトであると、ＣＰＵは、ジャンプ先アドレスを示
すオペランドを読み込むために、次のアドレス（ＦＦＦ
Ｆ１Ｈ）を出力する。このとき、従来のアドレス変換回
路では、ＣＰＵからの出力を選択して出力する。ところ
が、この場合、実際にジャンプ先アドレスが格納されて
いるのは、ジャンプ命令が格納された次のアドレス（Ｃ
０００１Ｈ）である。したがって、ＣＰＵは、このよう
な場合、正常に動作しなくなる（暴走する）。
ドレス（例えば、ＦＦＦＦ０Ｈ）を出力した際、アドレ
ス変換回路の作用により、それとは異なるアドレス（例
えば、Ｃ００００Ｈ）の命令をフェッチする。このとき
フェッチした命令がジャンプ命令であり、その大きさが
１バイトであると、ＣＰＵは、ジャンプ先アドレスを示
すオペランドを読み込むために、次のアドレス（ＦＦＦ
Ｆ１Ｈ）を出力する。このとき、従来のアドレス変換回
路では、ＣＰＵからの出力を選択して出力する。ところ
が、この場合、実際にジャンプ先アドレスが格納されて
いるのは、ジャンプ命令が格納された次のアドレス（Ｃ
０００１Ｈ）である。したがって、ＣＰＵは、このよう
な場合、正常に動作しなくなる（暴走する）。
【００１９】本発明は、回路規模及び遅延時間が小さ
く、また、ＣＰＵの暴走の可能性がないアドレス変換回
路を提供することを目的とする。
く、また、ＣＰＵの暴走の可能性がないアドレス変換回
路を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明は、ＣＰＵから出
力されるアドレス信号を、該アドレス信号が表すアドレ
スとは異なるアドレスを表す新たなアドレス信号に変換
するアドレス変換回路において、前記ＣＰＵから出力さ
れる制御信号を用いて前記アドレス信号の任意のビット
をマスクするようにしたことを特徴とする。
力されるアドレス信号を、該アドレス信号が表すアドレ
スとは異なるアドレスを表す新たなアドレス信号に変換
するアドレス変換回路において、前記ＣＰＵから出力さ
れる制御信号を用いて前記アドレス信号の任意のビット
をマスクするようにしたことを特徴とする。
【００２１】具体的には、前記制御信号を否定するＮＯ
Ｔゲートと、該ＮＯＴゲートの出力と前記アドレス信号
の任意のビットとの論理和を求めるＯＲゲートとを用い
て、前記任意のビットをマスクするようにしたことを特
徴とする。
Ｔゲートと、該ＮＯＴゲートの出力と前記アドレス信号
の任意のビットとの論理和を求めるＯＲゲートとを用い
て、前記任意のビットをマスクするようにしたことを特
徴とする。
【００２２】また、前記制御信号は、前記ＣＰＵから出
力されるＳＯ信号であって、ソフトウェアによりその論
理値を変化させられることを特徴とする。
力されるＳＯ信号であって、ソフトウェアによりその論
理値を変化させられることを特徴とする。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【００２４】図１に本発明の一実施の形態を示す。この
アドレス変換回路１０は、ＣＰＵ２０とアドレスデコー
ダ３０との間に接続されている。また、アドレスデコー
ダ３０は、メモリ４０に接続されている。
アドレス変換回路１０は、ＣＰＵ２０とアドレスデコー
ダ３０との間に接続されている。また、アドレスデコー
ダ３０は、メモリ４０に接続されている。
【００２５】ＣＰＵ２０は、リセット等によりリスター
トする場合、所定のアドレスを示すアドレス信号と、Ｓ
Ｏ信号として“０”を出力する。
トする場合、所定のアドレスを示すアドレス信号と、Ｓ
Ｏ信号として“０”を出力する。
【００２６】アドレス変換回路１０は、ＯＲゲートを利
用いて、ＣＰＵからのアドレス信号の一部をマスクし、
所望のリスタートアドレスに変換する。
用いて、ＣＰＵからのアドレス信号の一部をマスクし、
所望のリスタートアドレスに変換する。
【００２７】アドレスデコーダ３０は、アドレス変換回
路からのアドレス信号をデコードしてメモリ４０へ出力
する。
路からのアドレス信号をデコードしてメモリ４０へ出力
する。
【００２８】図２に、図１のアドレス変換回路１０の一
例を示す。ここでは、ＣＰＵ２０から出力されるアドレ
ス信号のうちＭＳＢ側の２ビットをマスクする場合につ
いて示すが、任意のビットをマスクすることが可能であ
る。
例を示す。ここでは、ＣＰＵ２０から出力されるアドレ
ス信号のうちＭＳＢ側の２ビットをマスクする場合につ
いて示すが、任意のビットをマスクすることが可能であ
る。
【００２９】図２に示すように、アドレス変換回路１０
は、ＣＰＵ２０から出力されるアドレス信号のうちのＭ
ＳＢ側の２ビット（Ａ１５及びＡ１４）がそれぞれ入力
される２つのＯＲゲート１０１と、これらＯＲゲート１
０１にＣＰＵ２０からのＳＯ信号を反転して入力させる
ＮＯＴゲート１０２とを有している。
は、ＣＰＵ２０から出力されるアドレス信号のうちのＭ
ＳＢ側の２ビット（Ａ１５及びＡ１４）がそれぞれ入力
される２つのＯＲゲート１０１と、これらＯＲゲート１
０１にＣＰＵ２０からのＳＯ信号を反転して入力させる
ＮＯＴゲート１０２とを有している。
【００３０】このアドレス変換回路１０では、ＣＰＵか
らＳＯ信号として“０”が出力されている場合は、ＮＯ
Ｔゲート１０２で反転された“１”がＯＲゲート１０１
にそれぞれ供給される。したがって、２つのＯＲゲート
１０１からは、アドレス信号とは無関係に、それぞれ
“１”が出力される。つまり、ＣＰＵ２０のリスタート
時には、ＣＰＵから出力される所定のアドレス信号が、
別のアドレス信号に変換される。ここで、本実施の形態
では、ＭＳＢ側の２ビットのみをマスクしているので、
ＣＰＵ２０から連続するアドレスが順次入力されるなら
ば、連続した別のアドレスを順次出力する。
らＳＯ信号として“０”が出力されている場合は、ＮＯ
Ｔゲート１０２で反転された“１”がＯＲゲート１０１
にそれぞれ供給される。したがって、２つのＯＲゲート
１０１からは、アドレス信号とは無関係に、それぞれ
“１”が出力される。つまり、ＣＰＵ２０のリスタート
時には、ＣＰＵから出力される所定のアドレス信号が、
別のアドレス信号に変換される。ここで、本実施の形態
では、ＭＳＢ側の２ビットのみをマスクしているので、
ＣＰＵ２０から連続するアドレスが順次入力されるなら
ば、連続した別のアドレスを順次出力する。
【００３１】例えば、ＣＰＵ２０が、リスタート時に出
力するアドレス信号がアドレス００００Ｈとすると、Ｓ
Ｏ信号が“０”であれば、アドレス変換回路１０から出
力されるアドレス信号は、アドレスＣ０００Ｈを表す。
したがって、メモリ４０のアドレスＣ０００Ｈに、リス
タート時に最初に実行すべき命令を格納しておけば、リ
スタート時の処理を実行できる。
力するアドレス信号がアドレス００００Ｈとすると、Ｓ
Ｏ信号が“０”であれば、アドレス変換回路１０から出
力されるアドレス信号は、アドレスＣ０００Ｈを表す。
したがって、メモリ４０のアドレスＣ０００Ｈに、リス
タート時に最初に実行すべき命令を格納しておけば、リ
スタート時の処理を実行できる。
【００３２】一方、ＣＰＵ２０からＳＯ信号として
“１”が出力されている場合は、ＮＯＴゲート１０２か
らＯＲゲート１０１にそれぞれ“０”が供給されるの
で、２つのＯＲゲート１０１は、入力されるアドレス信
号をそのまま出力する。これにより、ＣＰＵのリスター
ト時以外は、ＣＰＵ２０からのアドレス信号をそのまま
アドレスデコーダ３０へ供給することができる。
“１”が出力されている場合は、ＮＯＴゲート１０２か
らＯＲゲート１０１にそれぞれ“０”が供給されるの
で、２つのＯＲゲート１０１は、入力されるアドレス信
号をそのまま出力する。これにより、ＣＰＵのリスター
ト時以外は、ＣＰＵ２０からのアドレス信号をそのまま
アドレスデコーダ３０へ供給することができる。
【００３３】ＳＯ信号の“０”から“１”への変更は、
ソフトウェアにより行われる。詳述すると、図３に示す
ように、ＣＰＵが実際にアクセスすべきメモリの実アド
レスを出力させる分岐命令を実行して、実メモリアドレ
スへジャンプしたあと、ＣＰＵ２０に、ＳＯ信号を
“１”にする命令を実行させるようにすることで、確実
にアドレス変換回路の変換動作を停止させることができ
る。しかも、ソフトウェアによる制御なので、リスター
ト処理実行中または処理終了後の適切なタイミングで、
この変換動作停止を実現できる。
ソフトウェアにより行われる。詳述すると、図３に示す
ように、ＣＰＵが実際にアクセスすべきメモリの実アド
レスを出力させる分岐命令を実行して、実メモリアドレ
スへジャンプしたあと、ＣＰＵ２０に、ＳＯ信号を
“１”にする命令を実行させるようにすることで、確実
にアドレス変換回路の変換動作を停止させることができ
る。しかも、ソフトウェアによる制御なので、リスター
ト処理実行中または処理終了後の適切なタイミングで、
この変換動作停止を実現できる。
【００３４】このように、本実施の形態によるアドレス
変換回路では、ＣＰＵ２０から出力されるＳＯ信号によ
り、アドレス信号の変換／非変換の制御を行うことがで
きる。このため、ブートプログラム及びベクタテーブル
が格納されたＲＯＭに上位のアドレスを付与することが
可能となり、ＲＡＭとのアドレス重複を避けることがで
きる。したがって、図５（ａ）に示すように、ＲＯＭか
らＲＡＭへのブートプログラムとベクタテーブルのコピ
ーを１回のコピー処理で完了することができる。さら
に、コピー処理が１回で済むので、必要なＲＡＭの容量
は小さく、図５（ｂ）に示すようにＲＡＭを小さくでき
る。この場合、ＲＯＭとＲＡＭのアドレスに重なりがな
ければ、ＲＯＭ／ＲＡＭの切り替え手段が不要になり、
さらに回路構成を簡略化できる。
変換回路では、ＣＰＵ２０から出力されるＳＯ信号によ
り、アドレス信号の変換／非変換の制御を行うことがで
きる。このため、ブートプログラム及びベクタテーブル
が格納されたＲＯＭに上位のアドレスを付与することが
可能となり、ＲＡＭとのアドレス重複を避けることがで
きる。したがって、図５（ａ）に示すように、ＲＯＭか
らＲＡＭへのブートプログラムとベクタテーブルのコピ
ーを１回のコピー処理で完了することができる。さら
に、コピー処理が１回で済むので、必要なＲＡＭの容量
は小さく、図５（ｂ）に示すようにＲＡＭを小さくでき
る。この場合、ＲＯＭとＲＡＭのアドレスに重なりがな
ければ、ＲＯＭ／ＲＡＭの切り替え手段が不要になり、
さらに回路構成を簡略化できる。
【００３５】
【発明の効果】本発明は、ＯＲゲートを用いてアドレス
変換回路を構成したことにより、回路規模を小さくする
ことができる。
変換回路を構成したことにより、回路規模を小さくする
ことができる。
【００３６】また、アドレス変換回路の動作をＣＰＵか
ら出力されるＳＯ信号を用いて制御するようにしたこと
でソフトウェアによる制御が可能となり、ＣＰＵの暴走
を防止することができる。
ら出力されるＳＯ信号を用いて制御するようにしたこと
でソフトウェアによる制御が可能となり、ＣＰＵの暴走
を防止することができる。
【００３７】また、従来のアドレス一致回路やアドレス
選択回路を用いていないので、アドレス変換に要する時
間を短縮することができる。
選択回路を用いていないので、アドレス変換に要する時
間を短縮することができる。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１のアドレス変換回路の一例を示す回路図で
ある。
ある。
【図３】図２のアドレス変換回路の動作を停止させる際
のＣＰＵの動作を説明するフローチャートである。
のＣＰＵの動作を説明するフローチャートである。
【図４】（ａ）及び（ｂ）は、図１のアドレス変換回路
を用いた場合のＲＯＭとＲＡＭの関係を示す図である。
を用いた場合のＲＯＭとＲＡＭの関係を示す図である。
【図５】（ａ）及び（ｂ）は、従来のＲＯＭからＲＡＭ
へのベクタテーブルのコピーを説明するための図であ
る。
へのベクタテーブルのコピーを説明するための図であ
る。
【図６】従来のアドレス変換回路のブロック図である。
１０ アドレス変換回路 ２０ ＣＰＵ ３０ アドレスデコーダ ４０ メモリ １０１ ＯＲゲート １０２ ＮＯＴゲート
Claims (3)
- 【請求項１】 ＣＰＵから出力されるアドレス信号を、
該アドレス信号が表すアドレスとは異なるアドレスを表
す新たなアドレス信号に変換するアドレス変換回路にお
いて、前記ＣＰＵから出力される制御信号を用いて前記
アドレス信号の任意のビットをマスクするようにしたこ
とを特徴とするアドレス変換回路。 - 【請求項２】 前記制御信号を否定するＮＯＴゲート
と、該ＮＯＴゲートの出力と前記アドレス信号の任意の
ビットとの論理和を求めるＯＲゲートとを用いて、前記
任意のビットをマスクするようにしたことを特徴とする
請求項１のアドレス変換回路。 - 【請求項３】 前記制御信号が前記ＣＰＵから出力され
るＳＯ信号であって、ソフトウェアによりその論理値を
変化させられることを特徴とする請求項１または２のア
ドレス変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21947197A JPH1165829A (ja) | 1997-08-14 | 1997-08-14 | アドレス変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21947197A JPH1165829A (ja) | 1997-08-14 | 1997-08-14 | アドレス変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1165829A true JPH1165829A (ja) | 1999-03-09 |
Family
ID=16735959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21947197A Withdrawn JPH1165829A (ja) | 1997-08-14 | 1997-08-14 | アドレス変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1165829A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222084A (ja) * | 2001-01-24 | 2002-08-09 | Fujitsu Ltd | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 |
-
1997
- 1997-08-14 JP JP21947197A patent/JPH1165829A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002222084A (ja) * | 2001-01-24 | 2002-08-09 | Fujitsu Ltd | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |