JPH1165829A - アドレス変換回路 - Google Patents
アドレス変換回路Info
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- JPH1165829A JPH1165829A JP21947197A JP21947197A JPH1165829A JP H1165829 A JPH1165829 A JP H1165829A JP 21947197 A JP21947197 A JP 21947197A JP 21947197 A JP21947197 A JP 21947197A JP H1165829 A JPH1165829 A JP H1165829A
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- cpu
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Abstract
(57)【要約】
【課題】 回路規模及び遅延時間が小さく、また、CP
Uの暴走の可能性がないアドレス変換回路を提供する。 【解決手段】 アドレス変換回路は、CPUから出力さ
れるSO信号を否定するNOTゲート102と、その出
力を一方の出力とし、CPUから出力されるアドレス信
号の任意のビットを他方の出力とするORゲート101
とを有する。CPUからSO信号として“0”が出力さ
れると、ORゲートの出力は、アドレス信号とは無関係
に“1”となり、アドレス信号を別のアドレス信号に変
換することができる。
Uの暴走の可能性がないアドレス変換回路を提供する。 【解決手段】 アドレス変換回路は、CPUから出力さ
れるSO信号を否定するNOTゲート102と、その出
力を一方の出力とし、CPUから出力されるアドレス信
号の任意のビットを他方の出力とするORゲート101
とを有する。CPUからSO信号として“0”が出力さ
れると、ORゲートの出力は、アドレス信号とは無関係
に“1”となり、アドレス信号を別のアドレス信号に変
換することができる。
Description
【0001】
【発明の属する技術分野】本発明は、アドレス変換回路
に関し、特に、リスタートしたCPUから出力されるア
ドレスを強制的に別のアドレスに変換するアドレス変換
回路に関する。
に関し、特に、リスタートしたCPUから出力されるア
ドレスを強制的に別のアドレスに変換するアドレス変換
回路に関する。
【0002】
【従来の技術】情報処理装置等のCPUを搭載する装置
では、何らかの理由によりCPUをリセットする必要が
生じる。このとき、CPUをリスタートさせるために必
要なブートプログラム及びベクタテーブルは、ROMに
格納されている。
では、何らかの理由によりCPUをリセットする必要が
生じる。このとき、CPUをリスタートさせるために必
要なブートプログラム及びベクタテーブルは、ROMに
格納されている。
【0003】CPUは、リスタート時に予め定められた
番地(例えば0番地)の命令から処理を開始する。した
がって、ベクタテーブルは、RAMの対応する番地(上
記の場合は、0番地)から順に、書き込まれていなけれ
ばならない。
番地(例えば0番地)の命令から処理を開始する。した
がって、ベクタテーブルは、RAMの対応する番地(上
記の場合は、0番地)から順に、書き込まれていなけれ
ばならない。
【0004】ところが、ROMにも、RAM同様、アド
レスが0番地から割り当てられるので、ROMに格納さ
れたベクタテーブルを、RAMの所定番地に書き込むに
は、まず、図4(a)に示すように、アドレスが重複し
ていないRAMの領域に、一旦ROMの内容をコピーし
ておき、ROMをディスネーブルの状態にするととも
に、RAMをイネーブルにして、ベクタテーブルを所定
の番地へコピーし直さなければならない。
レスが0番地から割り当てられるので、ROMに格納さ
れたベクタテーブルを、RAMの所定番地に書き込むに
は、まず、図4(a)に示すように、アドレスが重複し
ていないRAMの領域に、一旦ROMの内容をコピーし
ておき、ROMをディスネーブルの状態にするととも
に、RAMをイネーブルにして、ベクタテーブルを所定
の番地へコピーし直さなければならない。
【0005】このような方法では、2回のコピー動作
と、ROMとRAMのアクセス切り替え制御を行う手段
が必要になり、制御及び構成が複雑な上、リスタートに
要する時間が長いという問題点がある。
と、ROMとRAMのアクセス切り替え制御を行う手段
が必要になり、制御及び構成が複雑な上、リスタートに
要する時間が長いという問題点がある。
【0006】そこで、本発明者は、これらの問題点を解
決するために、ROMに高位のアドレスを割り当てるこ
とにした。ところが、ROMに高位のアドレスを割り当
てた場合、CPUのリスタート時に出力されるアドレス
が0番地では、正常にリスタートができない。この問題
は、CPUから出力されるアドレスを0番地から、所定
の他の番地に強制的に変更することにより解決できる。
決するために、ROMに高位のアドレスを割り当てるこ
とにした。ところが、ROMに高位のアドレスを割り当
てた場合、CPUのリスタート時に出力されるアドレス
が0番地では、正常にリスタートができない。この問題
は、CPUから出力されるアドレスを0番地から、所定
の他の番地に強制的に変更することにより解決できる。
【0007】従来のアドレス変換回路として、特開平7
−28635号公報に開示されたものがある。
−28635号公報に開示されたものがある。
【0008】このアドレス変換回路は、図6に示すよう
に、CPU61から出力されるアドレス信号を同じくC
PU61から出力されるアドレスストローブ信号のタイ
ミングで保持するアドレス保持回路62と、一致検出用
アドレス信号を出力する第1のアドレス設定回路63
と、アドレス保持回路62から出力されるアドレス信号
と第1のアドレス設定回路63から出力される一致検出
用アドレス信号とを比較するアドレス一致検出回路64
と、変換用アドレス信号を出力する第2のアドレス設定
回路65と、アドレス一致検出回路64の出力に応じて
アドレス保持回路62が出力するアドレス信号又は第2
のアドレス設定回路65が出力する変換用アドレス信号
を選択的に出力するアドレス選択回路66とを有してい
る。なお、アドレス選択回路66から出力されたアドレ
ス信号は、アドレスデコーダ67でデコードされ、メモ
リ68に供給される。
に、CPU61から出力されるアドレス信号を同じくC
PU61から出力されるアドレスストローブ信号のタイ
ミングで保持するアドレス保持回路62と、一致検出用
アドレス信号を出力する第1のアドレス設定回路63
と、アドレス保持回路62から出力されるアドレス信号
と第1のアドレス設定回路63から出力される一致検出
用アドレス信号とを比較するアドレス一致検出回路64
と、変換用アドレス信号を出力する第2のアドレス設定
回路65と、アドレス一致検出回路64の出力に応じて
アドレス保持回路62が出力するアドレス信号又は第2
のアドレス設定回路65が出力する変換用アドレス信号
を選択的に出力するアドレス選択回路66とを有してい
る。なお、アドレス選択回路66から出力されたアドレ
ス信号は、アドレスデコーダ67でデコードされ、メモ
リ68に供給される。
【0009】このアドレス変換回路では、第1のアドレ
ス設定回路63に、CPU61からリスタート時に出力
されるアドレス信号と同じ信号が格納され、第2のアド
レス設定回路65に、CPU61のリスタート時にアク
セスしたいアドレスを表すアドレス信号が格納される。
ス設定回路63に、CPU61からリスタート時に出力
されるアドレス信号と同じ信号が格納され、第2のアド
レス設定回路65に、CPU61のリスタート時にアク
セスしたいアドレスを表すアドレス信号が格納される。
【0010】CPU61が、リセット等によりリスター
トすると、所定の(例えば0番地)のアドレス信号が出
力され、アドレス保持回路62に保持される。アドレス
保持回路62に保持されたアドレス信号は、アドレス一
致検出回路64とアドレス選択回路66に供給される。
トすると、所定の(例えば0番地)のアドレス信号が出
力され、アドレス保持回路62に保持される。アドレス
保持回路62に保持されたアドレス信号は、アドレス一
致検出回路64とアドレス選択回路66に供給される。
【0011】アドレス一致検出回路64は、アドレス保
持回路62からのアドレス信号と、第1のアドレス設定
回路63に設定された一致検出用アドレス信号とを比較
し、一致した場合に一致信号を出力する。即ち、アドレ
ス一致検出回路64は、CPUがリスタートした時に一
致信号を出力する。
持回路62からのアドレス信号と、第1のアドレス設定
回路63に設定された一致検出用アドレス信号とを比較
し、一致した場合に一致信号を出力する。即ち、アドレ
ス一致検出回路64は、CPUがリスタートした時に一
致信号を出力する。
【0012】アドレス選択回路66は、アドレス一致検
出回路64からの一致信号が入力されたときは、第2の
アドレス設定回路65に設定された変換用アドレス信号
を出力し、それ以外の場合は、アドレス保持回路62か
らのアドレス信号を出力する。即ち、アドレス選択回路
66は、CPU61がリスタートしたときは、変換用ア
ドレス信号を出力する。
出回路64からの一致信号が入力されたときは、第2の
アドレス設定回路65に設定された変換用アドレス信号
を出力し、それ以外の場合は、アドレス保持回路62か
らのアドレス信号を出力する。即ち、アドレス選択回路
66は、CPU61がリスタートしたときは、変換用ア
ドレス信号を出力する。
【0013】アドレス選択回路66で、選択された信号
は、アドレスデコーダでデコードされ、メモリ68へ供
給される。
は、アドレスデコーダでデコードされ、メモリ68へ供
給される。
【0014】以上のようにして、従来のアドレス変換回
路では、CPU61のリスタート時には、CPU61が
出力するリスタートアドレスとは異なるアドレスをメモ
リに供給し、そこに記憶された命令を実行することがで
きる。
路では、CPU61のリスタート時には、CPU61が
出力するリスタートアドレスとは異なるアドレスをメモ
リに供給し、そこに記憶された命令を実行することがで
きる。
【0015】この後、従来のアドレス変換回路では、C
PU61から出力されるアドレス信号と、第1のアドレ
ス設定回路63に設定された一致検出用アドレス信号と
が一致しなくなるので、アドレス選択回路66は、CP
U61からのアドレスを選択するようになる。
PU61から出力されるアドレス信号と、第1のアドレ
ス設定回路63に設定された一致検出用アドレス信号と
が一致しなくなるので、アドレス選択回路66は、CP
U61からのアドレスを選択するようになる。
【0016】
【発明が解決しようとする課題】従来のアドレス変換回
路では、保持回路、2つのアドレス設定回路、アドレス
一致検出回路、及びアドレス選択回路を必要とするた
め、回路規模が大きくなり、遅延時間が大きいという問
題点がある。
路では、保持回路、2つのアドレス設定回路、アドレス
一致検出回路、及びアドレス選択回路を必要とするた
め、回路規模が大きくなり、遅延時間が大きいという問
題点がある。
【0017】また、従来のアドレス変換回路では、次の
ような場合にエラーが発生するとうい問題点がある。
ような場合にエラーが発生するとうい問題点がある。
【0018】即ち、CPUは、リスタート時に所定のア
ドレス(例えば、FFFF0H)を出力した際、アドレ
ス変換回路の作用により、それとは異なるアドレス(例
えば、C0000H)の命令をフェッチする。このとき
フェッチした命令がジャンプ命令であり、その大きさが
1バイトであると、CPUは、ジャンプ先アドレスを示
すオペランドを読み込むために、次のアドレス(FFF
F1H)を出力する。このとき、従来のアドレス変換回
路では、CPUからの出力を選択して出力する。ところ
が、この場合、実際にジャンプ先アドレスが格納されて
いるのは、ジャンプ命令が格納された次のアドレス(C
0001H)である。したがって、CPUは、このよう
な場合、正常に動作しなくなる(暴走する)。
ドレス(例えば、FFFF0H)を出力した際、アドレ
ス変換回路の作用により、それとは異なるアドレス(例
えば、C0000H)の命令をフェッチする。このとき
フェッチした命令がジャンプ命令であり、その大きさが
1バイトであると、CPUは、ジャンプ先アドレスを示
すオペランドを読み込むために、次のアドレス(FFF
F1H)を出力する。このとき、従来のアドレス変換回
路では、CPUからの出力を選択して出力する。ところ
が、この場合、実際にジャンプ先アドレスが格納されて
いるのは、ジャンプ命令が格納された次のアドレス(C
0001H)である。したがって、CPUは、このよう
な場合、正常に動作しなくなる(暴走する)。
【0019】本発明は、回路規模及び遅延時間が小さ
く、また、CPUの暴走の可能性がないアドレス変換回
路を提供することを目的とする。
く、また、CPUの暴走の可能性がないアドレス変換回
路を提供することを目的とする。
【0020】
【課題を解決するための手段】本発明は、CPUから出
力されるアドレス信号を、該アドレス信号が表すアドレ
スとは異なるアドレスを表す新たなアドレス信号に変換
するアドレス変換回路において、前記CPUから出力さ
れる制御信号を用いて前記アドレス信号の任意のビット
をマスクするようにしたことを特徴とする。
力されるアドレス信号を、該アドレス信号が表すアドレ
スとは異なるアドレスを表す新たなアドレス信号に変換
するアドレス変換回路において、前記CPUから出力さ
れる制御信号を用いて前記アドレス信号の任意のビット
をマスクするようにしたことを特徴とする。
【0021】具体的には、前記制御信号を否定するNO
Tゲートと、該NOTゲートの出力と前記アドレス信号
の任意のビットとの論理和を求めるORゲートとを用い
て、前記任意のビットをマスクするようにしたことを特
徴とする。
Tゲートと、該NOTゲートの出力と前記アドレス信号
の任意のビットとの論理和を求めるORゲートとを用い
て、前記任意のビットをマスクするようにしたことを特
徴とする。
【0022】また、前記制御信号は、前記CPUから出
力されるSO信号であって、ソフトウェアによりその論
理値を変化させられることを特徴とする。
力されるSO信号であって、ソフトウェアによりその論
理値を変化させられることを特徴とする。
【0023】
【発明の実施の形態】次に、本発明の実施の形態につい
て説明する。
て説明する。
【0024】図1に本発明の一実施の形態を示す。この
アドレス変換回路10は、CPU20とアドレスデコー
ダ30との間に接続されている。また、アドレスデコー
ダ30は、メモリ40に接続されている。
アドレス変換回路10は、CPU20とアドレスデコー
ダ30との間に接続されている。また、アドレスデコー
ダ30は、メモリ40に接続されている。
【0025】CPU20は、リセット等によりリスター
トする場合、所定のアドレスを示すアドレス信号と、S
O信号として“0”を出力する。
トする場合、所定のアドレスを示すアドレス信号と、S
O信号として“0”を出力する。
【0026】アドレス変換回路10は、ORゲートを利
用いて、CPUからのアドレス信号の一部をマスクし、
所望のリスタートアドレスに変換する。
用いて、CPUからのアドレス信号の一部をマスクし、
所望のリスタートアドレスに変換する。
【0027】アドレスデコーダ30は、アドレス変換回
路からのアドレス信号をデコードしてメモリ40へ出力
する。
路からのアドレス信号をデコードしてメモリ40へ出力
する。
【0028】図2に、図1のアドレス変換回路10の一
例を示す。ここでは、CPU20から出力されるアドレ
ス信号のうちMSB側の2ビットをマスクする場合につ
いて示すが、任意のビットをマスクすることが可能であ
る。
例を示す。ここでは、CPU20から出力されるアドレ
ス信号のうちMSB側の2ビットをマスクする場合につ
いて示すが、任意のビットをマスクすることが可能であ
る。
【0029】図2に示すように、アドレス変換回路10
は、CPU20から出力されるアドレス信号のうちのM
SB側の2ビット(A15及びA14)がそれぞれ入力
される2つのORゲート101と、これらORゲート1
01にCPU20からのSO信号を反転して入力させる
NOTゲート102とを有している。
は、CPU20から出力されるアドレス信号のうちのM
SB側の2ビット(A15及びA14)がそれぞれ入力
される2つのORゲート101と、これらORゲート1
01にCPU20からのSO信号を反転して入力させる
NOTゲート102とを有している。
【0030】このアドレス変換回路10では、CPUか
らSO信号として“0”が出力されている場合は、NO
Tゲート102で反転された“1”がORゲート101
にそれぞれ供給される。したがって、2つのORゲート
101からは、アドレス信号とは無関係に、それぞれ
“1”が出力される。つまり、CPU20のリスタート
時には、CPUから出力される所定のアドレス信号が、
別のアドレス信号に変換される。ここで、本実施の形態
では、MSB側の2ビットのみをマスクしているので、
CPU20から連続するアドレスが順次入力されるなら
ば、連続した別のアドレスを順次出力する。
らSO信号として“0”が出力されている場合は、NO
Tゲート102で反転された“1”がORゲート101
にそれぞれ供給される。したがって、2つのORゲート
101からは、アドレス信号とは無関係に、それぞれ
“1”が出力される。つまり、CPU20のリスタート
時には、CPUから出力される所定のアドレス信号が、
別のアドレス信号に変換される。ここで、本実施の形態
では、MSB側の2ビットのみをマスクしているので、
CPU20から連続するアドレスが順次入力されるなら
ば、連続した別のアドレスを順次出力する。
【0031】例えば、CPU20が、リスタート時に出
力するアドレス信号がアドレス0000Hとすると、S
O信号が“0”であれば、アドレス変換回路10から出
力されるアドレス信号は、アドレスC000Hを表す。
したがって、メモリ40のアドレスC000Hに、リス
タート時に最初に実行すべき命令を格納しておけば、リ
スタート時の処理を実行できる。
力するアドレス信号がアドレス0000Hとすると、S
O信号が“0”であれば、アドレス変換回路10から出
力されるアドレス信号は、アドレスC000Hを表す。
したがって、メモリ40のアドレスC000Hに、リス
タート時に最初に実行すべき命令を格納しておけば、リ
スタート時の処理を実行できる。
【0032】一方、CPU20からSO信号として
“1”が出力されている場合は、NOTゲート102か
らORゲート101にそれぞれ“0”が供給されるの
で、2つのORゲート101は、入力されるアドレス信
号をそのまま出力する。これにより、CPUのリスター
ト時以外は、CPU20からのアドレス信号をそのまま
アドレスデコーダ30へ供給することができる。
“1”が出力されている場合は、NOTゲート102か
らORゲート101にそれぞれ“0”が供給されるの
で、2つのORゲート101は、入力されるアドレス信
号をそのまま出力する。これにより、CPUのリスター
ト時以外は、CPU20からのアドレス信号をそのまま
アドレスデコーダ30へ供給することができる。
【0033】SO信号の“0”から“1”への変更は、
ソフトウェアにより行われる。詳述すると、図3に示す
ように、CPUが実際にアクセスすべきメモリの実アド
レスを出力させる分岐命令を実行して、実メモリアドレ
スへジャンプしたあと、CPU20に、SO信号を
“1”にする命令を実行させるようにすることで、確実
にアドレス変換回路の変換動作を停止させることができ
る。しかも、ソフトウェアによる制御なので、リスター
ト処理実行中または処理終了後の適切なタイミングで、
この変換動作停止を実現できる。
ソフトウェアにより行われる。詳述すると、図3に示す
ように、CPUが実際にアクセスすべきメモリの実アド
レスを出力させる分岐命令を実行して、実メモリアドレ
スへジャンプしたあと、CPU20に、SO信号を
“1”にする命令を実行させるようにすることで、確実
にアドレス変換回路の変換動作を停止させることができ
る。しかも、ソフトウェアによる制御なので、リスター
ト処理実行中または処理終了後の適切なタイミングで、
この変換動作停止を実現できる。
【0034】このように、本実施の形態によるアドレス
変換回路では、CPU20から出力されるSO信号によ
り、アドレス信号の変換/非変換の制御を行うことがで
きる。このため、ブートプログラム及びベクタテーブル
が格納されたROMに上位のアドレスを付与することが
可能となり、RAMとのアドレス重複を避けることがで
きる。したがって、図5(a)に示すように、ROMか
らRAMへのブートプログラムとベクタテーブルのコピ
ーを1回のコピー処理で完了することができる。さら
に、コピー処理が1回で済むので、必要なRAMの容量
は小さく、図5(b)に示すようにRAMを小さくでき
る。この場合、ROMとRAMのアドレスに重なりがな
ければ、ROM/RAMの切り替え手段が不要になり、
さらに回路構成を簡略化できる。
変換回路では、CPU20から出力されるSO信号によ
り、アドレス信号の変換/非変換の制御を行うことがで
きる。このため、ブートプログラム及びベクタテーブル
が格納されたROMに上位のアドレスを付与することが
可能となり、RAMとのアドレス重複を避けることがで
きる。したがって、図5(a)に示すように、ROMか
らRAMへのブートプログラムとベクタテーブルのコピ
ーを1回のコピー処理で完了することができる。さら
に、コピー処理が1回で済むので、必要なRAMの容量
は小さく、図5(b)に示すようにRAMを小さくでき
る。この場合、ROMとRAMのアドレスに重なりがな
ければ、ROM/RAMの切り替え手段が不要になり、
さらに回路構成を簡略化できる。
【0035】
【発明の効果】本発明は、ORゲートを用いてアドレス
変換回路を構成したことにより、回路規模を小さくする
ことができる。
変換回路を構成したことにより、回路規模を小さくする
ことができる。
【0036】また、アドレス変換回路の動作をCPUか
ら出力されるSO信号を用いて制御するようにしたこと
でソフトウェアによる制御が可能となり、CPUの暴走
を防止することができる。
ら出力されるSO信号を用いて制御するようにしたこと
でソフトウェアによる制御が可能となり、CPUの暴走
を防止することができる。
【0037】また、従来のアドレス一致回路やアドレス
選択回路を用いていないので、アドレス変換に要する時
間を短縮することができる。
選択回路を用いていないので、アドレス変換に要する時
間を短縮することができる。
【図1】本発明の一実施の形態を示すブロック図であ
る。
る。
【図2】図1のアドレス変換回路の一例を示す回路図で
ある。
ある。
【図3】図2のアドレス変換回路の動作を停止させる際
のCPUの動作を説明するフローチャートである。
のCPUの動作を説明するフローチャートである。
【図4】(a)及び(b)は、図1のアドレス変換回路
を用いた場合のROMとRAMの関係を示す図である。
を用いた場合のROMとRAMの関係を示す図である。
【図5】(a)及び(b)は、従来のROMからRAM
へのベクタテーブルのコピーを説明するための図であ
る。
へのベクタテーブルのコピーを説明するための図であ
る。
【図6】従来のアドレス変換回路のブロック図である。
10 アドレス変換回路 20 CPU 30 アドレスデコーダ 40 メモリ 101 ORゲート 102 NOTゲート
Claims (3)
- 【請求項1】 CPUから出力されるアドレス信号を、
該アドレス信号が表すアドレスとは異なるアドレスを表
す新たなアドレス信号に変換するアドレス変換回路にお
いて、前記CPUから出力される制御信号を用いて前記
アドレス信号の任意のビットをマスクするようにしたこ
とを特徴とするアドレス変換回路。 - 【請求項2】 前記制御信号を否定するNOTゲート
と、該NOTゲートの出力と前記アドレス信号の任意の
ビットとの論理和を求めるORゲートとを用いて、前記
任意のビットをマスクするようにしたことを特徴とする
請求項1のアドレス変換回路。 - 【請求項3】 前記制御信号が前記CPUから出力され
るSO信号であって、ソフトウェアによりその論理値を
変化させられることを特徴とする請求項1または2のア
ドレス変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21947197A JPH1165829A (ja) | 1997-08-14 | 1997-08-14 | アドレス変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21947197A JPH1165829A (ja) | 1997-08-14 | 1997-08-14 | アドレス変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1165829A true JPH1165829A (ja) | 1999-03-09 |
Family
ID=16735959
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21947197A Withdrawn JPH1165829A (ja) | 1997-08-14 | 1997-08-14 | アドレス変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1165829A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002222084A (ja) * | 2001-01-24 | 2002-08-09 | Fujitsu Ltd | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 |
-
1997
- 1997-08-14 JP JP21947197A patent/JPH1165829A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002222084A (ja) * | 2001-01-24 | 2002-08-09 | Fujitsu Ltd | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041102 |