JP2002222084A - 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 - Google Patents
半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法Info
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- JP2002222084A JP2002222084A JP2001016302A JP2001016302A JP2002222084A JP 2002222084 A JP2002222084 A JP 2002222084A JP 2001016302 A JP2001016302 A JP 2001016302A JP 2001016302 A JP2001016302 A JP 2001016302A JP 2002222084 A JP2002222084 A JP 2002222084A
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/4401—Bootstrapping
- G06F9/4403—Processor initialisation
Abstract
(57)【要約】
【課題】 メモリデバイスの書き換えを容易にし、メモ
リデバイスのブート・ブロック・タイプに拘わらず、メ
モリデバイスを所定のブート・ブロック・タイプとして
機能させる半導体記憶装置を提供することを目的とす
る。 【解決手段】 （Ａ）に示すように、外部からのセクタ
アドレスをセクタアドレス変換回路４０に入力し、セク
タアドレス変換回路４０で、内部アドレスのセクタアド
レスに変換して、アドレスデコーダ回路４１を介して、
メモリセルアレイにアクセスする。（Ｂ）に示すメモリ
デバイスの各バンク４８、４９は、ボトム・ブート・タ
イプ構成をしている。（Ｃ）に示すように、セクタアド
レス変換回路４０で、セクタアドレスを変換して、外部
からは、矢印４６、４７に示すような順でアドレスが設
定されているよう見せた場合、各バンク４８、４９はト
ップ・ブート・タイプとして機能する。
リデバイスのブート・ブロック・タイプに拘わらず、メ
モリデバイスを所定のブート・ブロック・タイプとして
機能させる半導体記憶装置を提供することを目的とす
る。 【解決手段】 （Ａ）に示すように、外部からのセクタ
アドレスをセクタアドレス変換回路４０に入力し、セク
タアドレス変換回路４０で、内部アドレスのセクタアド
レスに変換して、アドレスデコーダ回路４１を介して、
メモリセルアレイにアクセスする。（Ｂ）に示すメモリ
デバイスの各バンク４８、４９は、ボトム・ブート・タ
イプ構成をしている。（Ｃ）に示すように、セクタアド
レス変換回路４０で、セクタアドレスを変換して、外部
からは、矢印４６、４７に示すような順でアドレスが設
定されているよう見せた場合、各バンク４８、４９はト
ップ・ブート・タイプとして機能する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
セクタアドレス変換回路、アドレス変換方法及び半導体
記憶装置の使用方法に関する。
セクタアドレス変換回路、アドレス変換方法及び半導体
記憶装置の使用方法に関する。
【０００２】
【従来の技術】フラッシュメモリをはじめとして、各種
のメモリデバイスが知られている。一般的に、システム
の起動時又はリセット操作等における最初の操作は、メ
モリデバイスから、読み出し専用ブートプログラム等が
読み出されて行われる。
のメモリデバイスが知られている。一般的に、システム
の起動時又はリセット操作等における最初の操作は、メ
モリデバイスから、読み出し専用ブートプログラム等が
読み出されて行われる。
【０００３】従来、システムの起動用として利用するブ
ート・ブロックは、メモリデバイスにおいてスモールセ
クタで構成され、システムの要求仕様に応じて、メモリ
デバイスのセクタアドレス（物理アドレス）の上位又は
下位に位置し（ボトム・ブート・タイプ又はトップ・ブ
ート・タイプ、これをブート・ブロック・タイプと言
う。）、それぞれ個別の製品として販売されている。
ート・ブロックは、メモリデバイスにおいてスモールセ
クタで構成され、システムの要求仕様に応じて、メモリ
デバイスのセクタアドレス（物理アドレス）の上位又は
下位に位置し（ボトム・ブート・タイプ又はトップ・ブ
ート・タイプ、これをブート・ブロック・タイプと言
う。）、それぞれ個別の製品として販売されている。
【０００４】図１（Ａ）は、トップ・ブート・タイプの
メモリデバイスであり、メモリデバイスの最上位のセク
タアドレスのセクタ内に位置するスモールセクタ１１
が、ブート・ブロック領域となっている。
メモリデバイスであり、メモリデバイスの最上位のセク
タアドレスのセクタ内に位置するスモールセクタ１１
が、ブート・ブロック領域となっている。
【０００５】図１（Ｂ）は、ボトム・ブート・タイプの
メモリデバイスであり、メモリデバイスの最下位のセク
タアドレスのセクタ内に位置するスモールセクタ１６
が、ブート・ブロック領域となっている。
メモリデバイスであり、メモリデバイスの最下位のセク
タアドレスのセクタ内に位置するスモールセクタ１６
が、ブート・ブロック領域となっている。
【０００６】また、ＳＴＢ（セット・トップ・ボック
ス）では、システム内で使用しているメモリにデータを
残しながら、新しいデータ書き換える必要がある。つま
り、オプションの追加等があった場合、テレビ回線でテ
レビを見ながら、回線から伝送されるデータ又はプログ
ラムをメモリデバイスに書き換える必要がある。
ス）では、システム内で使用しているメモリにデータを
残しながら、新しいデータ書き換える必要がある。つま
り、オプションの追加等があった場合、テレビ回線でテ
レビを見ながら、回線から伝送されるデータ又はプログ
ラムをメモリデバイスに書き換える必要がある。
【０００７】ＳＴＢでは、図２に示すように、２つのメ
モリデバイス２０、２５を備えている。メモリデバイス
２５のデータを残しながら、ブート・ブロック領域２６
に格納されたプログラムを用いて、メモリデバイス２０
を書き換える。また、同様にして、メモリデバイス２０
のデータを残しながら、ブート・ブロック領域２１に格
納されたプログラムを用いて、メモリデバイス２０を書
き換える。このように、２つのメモリデバイスを用い
て、交互に、相手側のメモリデバイスの書き換え動作を
行う。
モリデバイス２０、２５を備えている。メモリデバイス
２５のデータを残しながら、ブート・ブロック領域２６
に格納されたプログラムを用いて、メモリデバイス２０
を書き換える。また、同様にして、メモリデバイス２０
のデータを残しながら、ブート・ブロック領域２１に格
納されたプログラムを用いて、メモリデバイス２０を書
き換える。このように、２つのメモリデバイスを用い
て、交互に、相手側のメモリデバイスの書き換え動作を
行う。
【０００８】また、図３に示すように、メモリデバイス
の最下位のセクタアドレスのセクタ内と最上位のセクタ
アドレスのセクタ内にスモールセクタ３１、３２を有す
るものも販売されている。
の最下位のセクタアドレスのセクタ内と最上位のセクタ
アドレスのセクタ内にスモールセクタ３１、３２を有す
るものも販売されている。
【０００９】なお、スモールセクタがメモリデバイスの
最下位のセクタアドレスのセクタにある場合、ブートプ
ログラムは、メモリデバイスの最下位の物理アドレス群
に格納されている。また、スモールセクタがメモリデバ
イスの最上位のセクタアドレスのセクタにある場合、ブ
ートプログラムは、メモリデバイスの最上位の物理アド
レス群に格納されている。
最下位のセクタアドレスのセクタにある場合、ブートプ
ログラムは、メモリデバイスの最下位の物理アドレス群
に格納されている。また、スモールセクタがメモリデバ
イスの最上位のセクタアドレスのセクタにある場合、ブ
ートプログラムは、メモリデバイスの最上位の物理アド
レス群に格納されている。
【００１０】
【発明が解決しようとする課題】しかしながら、同一シ
ステム内でのデータ等の書き換えは、設計的な制約か
ら、必ず、同じブート・ブロック・タイプを用いる必要
があり、ブート・ブロック・タイプの異なるメモリデバ
イス間の書き換えは、簡単にできないという問題があ
る。
ステム内でのデータ等の書き換えは、設計的な制約か
ら、必ず、同じブート・ブロック・タイプを用いる必要
があり、ブート・ブロック・タイプの異なるメモリデバ
イス間の書き換えは、簡単にできないという問題があ
る。
【００１１】また、メモリデバイスが複数のバンクを有
し、それぞれのバンクにブート・ブロックとして利用で
きるスモールセクタを有し、それぞれのバンク間で書き
換えを行うタイプが市販されている。
し、それぞれのバンクにブート・ブロックとして利用で
きるスモールセクタを有し、それぞれのバンク間で書き
換えを行うタイプが市販されている。
【００１２】しかしながら、このタイプでは、ブート・
ブロックのアドレス領域が異なり、簡単には、メモリデ
バイスの書き換えができないという問題がある。
ブロックのアドレス領域が異なり、簡単には、メモリデ
バイスの書き換えができないという問題がある。
【００１３】本発明は、上記問題に鑑みなされたもので
あり、メモリデバイスの書き換えを容易にし、メモリデ
バイスのブート・ブロック・タイプに拘わらず、メモリ
デバイスを所定のブート・ブロック・タイプとして機能
させる半導体記憶装置を提供することを目的とするもの
である。
あり、メモリデバイスの書き換えを容易にし、メモリデ
バイスのブート・ブロック・タイプに拘わらず、メモリ
デバイスを所定のブート・ブロック・タイプとして機能
させる半導体記憶装置を提供することを目的とするもの
である。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本件発明は、以下の特徴を有する課題を解決するた
めの手段を採用している。
に、本件発明は、以下の特徴を有する課題を解決するた
めの手段を採用している。
【００１５】請求項１に記載された発明は、複数の領域
（例えば、バンク）に分割された半導体記憶装置（例え
ば、フラッシュメモリ）において、前記複数の領域は、
それぞれ、領域内の最上位の物理アドレス又は領域内の
最上位の物理アドレスを含む一連の複数の物理アドレス
に、１又は複数のスモールセクタを配置（例えば、図５
（Ｃ））したことを特徴とする。
（例えば、バンク）に分割された半導体記憶装置（例え
ば、フラッシュメモリ）において、前記複数の領域は、
それぞれ、領域内の最上位の物理アドレス又は領域内の
最上位の物理アドレスを含む一連の複数の物理アドレス
に、１又は複数のスモールセクタを配置（例えば、図５
（Ｃ））したことを特徴とする。
【００１６】請求項２に記載された発明は、複数の領域
に分割された半導体記憶装置において、前記複数の領域
は、それぞれ、領域内の最下位の物理アドレス又は領域
内の最下位の物理アドレスを含む一連の複数の物理アド
レスに、１又は複数のスモールセクタを配置（例えば、
図５（Ａ））したことを特徴とする。
に分割された半導体記憶装置において、前記複数の領域
は、それぞれ、領域内の最下位の物理アドレス又は領域
内の最下位の物理アドレスを含む一連の複数の物理アド
レスに、１又は複数のスモールセクタを配置（例えば、
図５（Ａ））したことを特徴とする。
【００１７】請求項１又は２記載の発明によれば、それ
ぞれの最上位又は最下位の物理アドレスに、スモールセ
クタを配置した、同一のブート・ブロック・タイプの複
数の領域を有する半導体記憶装置であるので、メモリデ
バイスの書き換えが容易な半導体記憶装置を提供するこ
とができる。
ぞれの最上位又は最下位の物理アドレスに、スモールセ
クタを配置した、同一のブート・ブロック・タイプの複
数の領域を有する半導体記憶装置であるので、メモリデ
バイスの書き換えが容易な半導体記憶装置を提供するこ
とができる。
【００１８】請求項３に記載された発明は、請求項１又
は２記載の半導体記憶装置において、アドレス変換回路
（例えば、図８、図９、図１０）を有し、前記複数の領
域は、それぞれ、更に、スモールセクタより大きいセク
タを複数有し、前記アドレス変換回路は、外部から入力
された前記セクタのセクタアドレスを変換し、前記複数
の領域を同一のブート・ブロック・タイプとして機能さ
せることを特徴とする。
は２記載の半導体記憶装置において、アドレス変換回路
（例えば、図８、図９、図１０）を有し、前記複数の領
域は、それぞれ、更に、スモールセクタより大きいセク
タを複数有し、前記アドレス変換回路は、外部から入力
された前記セクタのセクタアドレスを変換し、前記複数
の領域を同一のブート・ブロック・タイプとして機能さ
せることを特徴とする。
【００１９】請求項３記載の発明によれば、外部から入
力されたセクタのセクタアドレスを変換し、メモリデバ
イスの複数の領域を同一のブート・ブロック・タイプと
して機能させることにより、メモリデバイスのブート・
ブロック・タイプに拘わらず、メモリデバイスを所定の
ブート・ブロック・タイプとして機能させることができ
る。
力されたセクタのセクタアドレスを変換し、メモリデバ
イスの複数の領域を同一のブート・ブロック・タイプと
して機能させることにより、メモリデバイスのブート・
ブロック・タイプに拘わらず、メモリデバイスを所定の
ブート・ブロック・タイプとして機能させることができ
る。
【００２０】請求項４に記載された発明は、請求項３記
載の半導体記憶装置において、前記アドレス変換回路
は、外部端子から入力されるブート・ブロック・タイプ
を特定する信号（例えば、図８（Ａ）におけるボトム信
号とトップ信号）によって、アドレスの変換が制御され
ることを特徴とする。
載の半導体記憶装置において、前記アドレス変換回路
は、外部端子から入力されるブート・ブロック・タイプ
を特定する信号（例えば、図８（Ａ）におけるボトム信
号とトップ信号）によって、アドレスの変換が制御され
ることを特徴とする。
【００２１】請求項５に記載された発明は、請求項３記
載の半導体記憶装置において、前記アドレス変換回路
は、半導体記憶装置の制御回路であり、該制御回路にブ
ート・ブロック・タイプを特定するコマンド（例えば、
図１１における「ＡＡＨ」、「５５Ｈ」、「２ＦＨ」）
を入力することによって、アドレスの変換が制御される
ことを特徴とする。
載の半導体記憶装置において、前記アドレス変換回路
は、半導体記憶装置の制御回路であり、該制御回路にブ
ート・ブロック・タイプを特定するコマンド（例えば、
図１１における「ＡＡＨ」、「５５Ｈ」、「２ＦＨ」）
を入力することによって、アドレスの変換が制御される
ことを特徴とする。
【００２２】請求項４又は５記載の発明は、請求項３記
載の半導体記憶装置の変換回路を特定したものである。
載の半導体記憶装置の変換回路を特定したものである。
【００２３】これにより、簡単な構成で、セクタアドレ
スを変換することができる。
スを変換することができる。
【００２４】請求項６に記載された発明は、請求項１な
いし５いずれか一項記載の半導体記憶装置において、ス
モールセクタに書き換え用プログラム又はブートプログ
ラムを随時、格納することを可能としたことを特徴とす
る。
いし５いずれか一項記載の半導体記憶装置において、ス
モールセクタに書き換え用プログラム又はブートプログ
ラムを随時、格納することを可能としたことを特徴とす
る。
【００２５】請求項６記載の発明は、スモールセクタに
記憶されるプログラムを規定したものである。
記憶されるプログラムを規定したものである。
【００２６】これにより、システム開始時（電源投入
時、リセット時、リブート時等を含む）、書き換え時
に、本半導体記憶装置を使用することができる。
時、リセット時、リブート時等を含む）、書き換え時
に、本半導体記憶装置を使用することができる。
【００２７】請求項７に記載された発明は、複数の領域
を有し、前記複数の領域は、更に、それぞれ、複数のセ
クタを有する半導体記憶装置に、セクタのアドレスを変
換するセクタアドレス変換回路を接続し、該セクタアド
レス変換回路は、外部から入力された前記セクタアドレ
スを変換し、前記複数の領域を同一のブート・ブロック
・タイプとして機能させることを特徴とするアドレス変
換方法である。
を有し、前記複数の領域は、更に、それぞれ、複数のセ
クタを有する半導体記憶装置に、セクタのアドレスを変
換するセクタアドレス変換回路を接続し、該セクタアド
レス変換回路は、外部から入力された前記セクタアドレ
スを変換し、前記複数の領域を同一のブート・ブロック
・タイプとして機能させることを特徴とするアドレス変
換方法である。
【００２８】請求項７記載の発明は、請求項１〜６記載
の半導体記憶装置に適したセクタアドレス変換方法であ
る。
の半導体記憶装置に適したセクタアドレス変換方法であ
る。
【００２９】請求項８に記載された発明は、セクタアド
レス入力端子（例えば、図８（Ａ）における１００〜１
０３）、セクタアドレス出力端子（例えば、図８（Ａ）
における１１０〜１１３）、メモリデバイスのブート・
ブロック・タイプを指定するブート・ブロック・タイプ
指定端子（例えば、図８（Ａ）における１０４、１０
５）及び信号変換回路を有するセクタアドレス変換回路
（例えば、図８（Ａ）における７０〜７７）であって、
前記信号変換回路は、前記セクタアドレスの最上位ビッ
ト（例えば、Ａ１９）と前記ブート・ブロック・タイプ
指定端子に印加された信号に基づいて、セクタアドレス
入力端子に印加されたセクタアドレスを変換し、前記セ
クタアドレス変換回路は、前記信号変換回路により変換
されたセクタアドレスをセクタアドレス出力端子から出
力して、前記セクタを含むメモリデバイスを所定のブー
ト・ブロック・タイプとして機能させることを特徴とす
るセクタアドレス変換回路である。
レス入力端子（例えば、図８（Ａ）における１００〜１
０３）、セクタアドレス出力端子（例えば、図８（Ａ）
における１１０〜１１３）、メモリデバイスのブート・
ブロック・タイプを指定するブート・ブロック・タイプ
指定端子（例えば、図８（Ａ）における１０４、１０
５）及び信号変換回路を有するセクタアドレス変換回路
（例えば、図８（Ａ）における７０〜７７）であって、
前記信号変換回路は、前記セクタアドレスの最上位ビッ
ト（例えば、Ａ１９）と前記ブート・ブロック・タイプ
指定端子に印加された信号に基づいて、セクタアドレス
入力端子に印加されたセクタアドレスを変換し、前記セ
クタアドレス変換回路は、前記信号変換回路により変換
されたセクタアドレスをセクタアドレス出力端子から出
力して、前記セクタを含むメモリデバイスを所定のブー
ト・ブロック・タイプとして機能させることを特徴とす
るセクタアドレス変換回路である。
【００３０】請求項９に記載された発明は、請求項８記
載のセクタアドレス変換回路において、前記セクタアド
レス変換回路は、半導体記憶装置の制御回路であり、該
制御回路にブート・ブロック・タイプを特定するコマン
ドを入力することを特徴とするセクタアドレス変換回路
である。
載のセクタアドレス変換回路において、前記セクタアド
レス変換回路は、半導体記憶装置の制御回路であり、該
制御回路にブート・ブロック・タイプを特定するコマン
ドを入力することを特徴とするセクタアドレス変換回路
である。
【００３１】請求項８又は９記載の発明は、請求項１〜
６記載の半導体記憶装置に適したセクタアドレス変換回
路である。
６記載の半導体記憶装置に適したセクタアドレス変換回
路である。
【００３２】請求項１０に記載された発明は、２つの領
域を有する請求項１ないし６いずれか一項記載の半導体
記憶装置の使用方法において、一方の領域のスモールセ
クタに書き換え用プログラムをローディング（例えば、
図１２におけるＳ１１）し、該プログラムを用いて、他
方の領域のユニホームセクタを書き換え（例えば、図１
２におけるＳ１２）、次いで、前記他方の領域のスモー
ルセクタに書き換え用プログラムをローディングし（例
えば、図１２におけるＳ１５）、該プログラムを用い
て、前記一方の領域のユニホームセクタを書き換える
（例えば、図１２におけるＳ１６）ことを特徴とするの
使用方法である。
域を有する請求項１ないし６いずれか一項記載の半導体
記憶装置の使用方法において、一方の領域のスモールセ
クタに書き換え用プログラムをローディング（例えば、
図１２におけるＳ１１）し、該プログラムを用いて、他
方の領域のユニホームセクタを書き換え（例えば、図１
２におけるＳ１２）、次いで、前記他方の領域のスモー
ルセクタに書き換え用プログラムをローディングし（例
えば、図１２におけるＳ１５）、該プログラムを用い
て、前記一方の領域のユニホームセクタを書き換える
（例えば、図１２におけるＳ１６）ことを特徴とするの
使用方法である。
【００３３】請求項１０に記載された発明は、２つの領
域を有する請求項１ないし６いずれか一項記載の半導体
記憶装置を使用する方法の発明である。
域を有する請求項１ないし６いずれか一項記載の半導体
記憶装置を使用する方法の発明である。
【００３４】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００３５】図４及び図５を用いて、本発明のメモリデ
バイスのセクタアドレスの変換に関する原理を説明す
る。
バイスのセクタアドレスの変換に関する原理を説明す
る。
【００３６】図４（Ａ）に示すように、外部からのセク
タアドレスをセクタアドレス変換回路４０に入力し、セ
クタアドレス変換回路４０で、内部アドレスのセクタア
ドレスに変換して、アドレスデコーダ回路４１を介し
て、メモリセルアレイ（メモリデバイス）にアクセスす
る。
タアドレスをセクタアドレス変換回路４０に入力し、セ
クタアドレス変換回路４０で、内部アドレスのセクタア
ドレスに変換して、アドレスデコーダ回路４１を介し
て、メモリセルアレイ（メモリデバイス）にアクセスす
る。
【００３７】メモリデバイスがトップ・ブート・タイ
プ、ボトム・ブート・タイプの如何に関わらず、セクタ
アドレス変換回路４０によって、外部からは、トップ・
ブート・タイプ又はボトム・ブート・タイプのメモリデ
バイスとして、アクセスできる。
プ、ボトム・ブート・タイプの如何に関わらず、セクタ
アドレス変換回路４０によって、外部からは、トップ・
ブート・タイプ又はボトム・ブート・タイプのメモリデ
バイスとして、アクセスできる。
【００３８】図４（Ｂ）に示すメモリデバイスは、ユニ
ホームセクタ４２とスモールセクタ４３から構成される
２つのバンク４８、４９を有している。図の下方がＬＳ
Ｂ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）で
あり、上方がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎ
ｔ Ｂｉｔ）であるので、各バンクは、ボトム・ブート
・タイプ構成をしている。
ホームセクタ４２とスモールセクタ４３から構成される
２つのバンク４８、４９を有している。図の下方がＬＳ
Ｂ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）で
あり、上方がＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎ
ｔ Ｂｉｔ）であるので、各バンクは、ボトム・ブート
・タイプ構成をしている。
【００３９】そこで、矢印４４、４５に示すように、物
理アドレスの順で、アドレスデコーダ回路４１を介さず
に（アドレスデコーダ回路４１を介しても、アドレスを
変更せずに）、メモリデバイスのセクタをアクセスすれ
ば、２つのバンク４８、４９はボトム・ブート・タイプ
のバンクとして利用できる。
理アドレスの順で、アドレスデコーダ回路４１を介さず
に（アドレスデコーダ回路４１を介しても、アドレスを
変更せずに）、メモリデバイスのセクタをアクセスすれ
ば、２つのバンク４８、４９はボトム・ブート・タイプ
のバンクとして利用できる。
【００４０】しかしながら、セクタアドレス変換回路４
０で、セクタアドレスを変換して、外部からは、矢印４
６、４７に示すような順でアドレスが設定されているよ
う見せた場合、２つのバンク４８、４９はトップ・ブー
ト・タイプとして機能する。
０で、セクタアドレスを変換して、外部からは、矢印４
６、４７に示すような順でアドレスが設定されているよ
う見せた場合、２つのバンク４８、４９はトップ・ブー
ト・タイプとして機能する。
【００４１】このように本発明は、１つのメモリデバイ
スに複数のスモールセクタがある場合、メモリデバイス
内のセクタアドレスの上位又は下位にブート・ブロック
の領域を定義するアドレス変換回路を設けることによ
り、あたかも複数のトップ・ブート・タイプ又はボトム
・ブート・タイプのデバイスが存在するように機能させ
るものである。
スに複数のスモールセクタがある場合、メモリデバイス
内のセクタアドレスの上位又は下位にブート・ブロック
の領域を定義するアドレス変換回路を設けることによ
り、あたかも複数のトップ・ブート・タイプ又はボトム
・ブート・タイプのデバイスが存在するように機能させ
るものである。
【００４２】図５（Ａ）は、図４（Ｂ）のボトム・ブー
ト・タイプのバンクを３つ設けたものであり、図５
（Ｃ）は、トップ・ブート・タイプのバンクを３つ設け
たものである。なお、本発明は、バンク数は、３に限定
されず、２以上のバンク数にも適用できる。
ト・タイプのバンクを３つ設けたものであり、図５
（Ｃ）は、トップ・ブート・タイプのバンクを３つ設け
たものである。なお、本発明は、バンク数は、３に限定
されず、２以上のバンク数にも適用できる。
【００４３】図５（Ｂ）は、図３のメモリデバイスを２
つのバンクに分割した場合である。物理アドレスからす
れば、バンク５３はボトム・ブート・タイプであり、バ
ンク５４はトップ・ブート・タイプである。これに対し
て、セクタアドレス変換回路４０を用いて、外部から
は、矢印５５、５６に示すような順でアドレスが設定さ
れているよう見せた場合、バンク５３、５４はトップ・
ブート・タイプとして機能し、外部からは、矢印５７、
５８に示すような順でアドレスが設定されているよう見
せた場合、バンク５３、５４はボトム・ブート・タイプ
として機能する。
つのバンクに分割した場合である。物理アドレスからす
れば、バンク５３はボトム・ブート・タイプであり、バ
ンク５４はトップ・ブート・タイプである。これに対し
て、セクタアドレス変換回路４０を用いて、外部から
は、矢印５５、５６に示すような順でアドレスが設定さ
れているよう見せた場合、バンク５３、５４はトップ・
ブート・タイプとして機能し、外部からは、矢印５７、
５８に示すような順でアドレスが設定されているよう見
せた場合、バンク５３、５４はボトム・ブート・タイプ
として機能する。
【００４４】図６を用いて、図５（Ｂ）の場合における
セクタアドレスの変換を説明する。
セクタアドレスの変換を説明する。
【００４５】図６（Ａ）のメモリデバイスは、８Ｍｂの
メモリ容量の場合である。ブート・ブロック５９は２つ
あり、それぞれ、６４Ｋｂ（＝８Ｋｂ×８）で、１つの
セクタを構成すると定義する。ユニホームセクタ６０
は、１４あり、それぞれ、６４Ｋｂの容量を有してい
る。
メモリ容量の場合である。ブート・ブロック５９は２つ
あり、それぞれ、６４Ｋｂ（＝８Ｋｂ×８）で、１つの
セクタを構成すると定義する。ユニホームセクタ６０
は、１４あり、それぞれ、６４Ｋｂの容量を有してい
る。
【００４６】従って、図のメモリデバイスは６４Ｋｂの
サイズで１６のセクタを有する。なお、図６（Ａ）に記
載されたアドレスは、物理アドレスを示す。１６のセク
タであるので、セクタアドレスは、４ビットで表現する
ことができる。
サイズで１６のセクタを有する。なお、図６（Ａ）に記
載されたアドレスは、物理アドレスを示す。１６のセク
タであるので、セクタアドレスは、４ビットで表現する
ことができる。
【００４７】本実施の形態では、アドレスの１６〜１９
（ここでは、便宜上、Ａ１６〜Ａ１９とする。）の４ビ
ットで、セクタアドレスを表現する。また、外部アドレ
スには、Ｅを付加して、ＥＡ１６〜ＥＡ１９とし、内部
アドレスには、Ｉを付加して、ＩＡ１６〜ＩＡ１９とす
る。
（ここでは、便宜上、Ａ１６〜Ａ１９とする。）の４ビ
ットで、セクタアドレスを表現する。また、外部アドレ
スには、Ｅを付加して、ＥＡ１６〜ＥＡ１９とし、内部
アドレスには、Ｉを付加して、ＩＡ１６〜ＩＡ１９とす
る。
【００４８】この表記方法に従えば、セクタアドレス変
換回路４０は、図６（Ｂ）に示すように、外部アドレス
ＥＡ１６〜ＥＡ１９を、内部アドレスＩＡ１６〜ＩＡ１
９に変換する回路である。変換の内容は、図７に示すよ
うなテーブルを参照して変換してもよいし、図８又は図
９に示すような、回路によって変換してもよい。
換回路４０は、図６（Ｂ）に示すように、外部アドレス
ＥＡ１６〜ＥＡ１９を、内部アドレスＩＡ１６〜ＩＡ１
９に変換する回路である。変換の内容は、図７に示すよ
うなテーブルを参照して変換してもよいし、図８又は図
９に示すような、回路によって変換してもよい。
【００４９】図７は、テーブルによって、変換する場合
の変換テーブルを示す。図７（Ｃ）が、変換テーブルで
あり、図７（Ａ）、図７（Ｂ）は、それを、トップ・ブ
ート・タイプとボトム・ブート・タイプに分けて、まと
めたものである。なお、図７（Ａ）、図７（Ｂ）におけ
る「＃」記号は、反転を示す。例えば、「ＥＡ１９＃」
は、「ＥＡ１９」の反転を示し、「ＥＡ１９」が「１」
であれば、「ＥＡ１９＃」は、「０」である。
の変換テーブルを示す。図７（Ｃ）が、変換テーブルで
あり、図７（Ａ）、図７（Ｂ）は、それを、トップ・ブ
ート・タイプとボトム・ブート・タイプに分けて、まと
めたものである。なお、図７（Ａ）、図７（Ｂ）におけ
る「＃」記号は、反転を示す。例えば、「ＥＡ１９＃」
は、「ＥＡ１９」の反転を示し、「ＥＡ１９」が「１」
であれば、「ＥＡ１９＃」は、「０」である。
【００５０】図５（Ｂ）における５５及び５６のように
セクタアドレスを設定すれば、バンク５３、５４はトッ
プ・ブート・タイプとして機能し、５７及び５８のよう
にセクタアドレスを設定すれば、バンク５３、５４はボ
トム・ブート・タイプとして機能する。
セクタアドレスを設定すれば、バンク５３、５４はトッ
プ・ブート・タイプとして機能し、５７及び５８のよう
にセクタアドレスを設定すれば、バンク５３、５４はボ
トム・ブート・タイプとして機能する。
【００５１】なお、本実施の形態では、外部のセクタア
ドレスＥＡ１６、ＥＡ１７、ＥＡ１８、ＥＡ１９は、
０、０、０、０（６６）から１、１、１、１（６７）の
１６のアドレスである。このアドレスにおいて、セクタ
アドレスの最上位ビットであるＥＡ１９を見ると、バン
ク５３に対応する６１のアドレスでは、全て「０」とな
り、バンク５４に対応する６２のアドレスでは、全て
「１」となっているので、ＥＡ１９のアドレスを見るこ
とにより、対応するバンクを特定することができる。
ドレスＥＡ１６、ＥＡ１７、ＥＡ１８、ＥＡ１９は、
０、０、０、０（６６）から１、１、１、１（６７）の
１６のアドレスである。このアドレスにおいて、セクタ
アドレスの最上位ビットであるＥＡ１９を見ると、バン
ク５３に対応する６１のアドレスでは、全て「０」とな
り、バンク５４に対応する６２のアドレスでは、全て
「１」となっているので、ＥＡ１９のアドレスを見るこ
とにより、対応するバンクを特定することができる。
【００５２】つまり、ＥＡ１９が、「０」のときは、バ
ンク５３のアドレスであり、ＥＡ１９が、「１」のとき
は、バンク５４のアドレスである。
ンク５３のアドレスであり、ＥＡ１９が、「１」のとき
は、バンク５４のアドレスである。
【００５３】上述したように、バンク５３は、それ自
体、ボトム・ブート・タイプであるので、ボトム・ブー
ト・タイプしては、内部アドレスは外部アドレスと同じ
設定でよい。しかしながら、バンク５３をトップ・ブー
ト・タイプとして機能させるには、図５（Ｂ）における
５６のようにセクタアドレスを設定する。そのために
は、内部アドレスの内、ＩＡ１６、ＩＡ１７、ＩＡ１８
（６３）は、ＥＡ１６、ＥＡ１７、ＥＡ１８のアドレス
を反転した値とする必要がある。
体、ボトム・ブート・タイプであるので、ボトム・ブー
ト・タイプしては、内部アドレスは外部アドレスと同じ
設定でよい。しかしながら、バンク５３をトップ・ブー
ト・タイプとして機能させるには、図５（Ｂ）における
５６のようにセクタアドレスを設定する。そのために
は、内部アドレスの内、ＩＡ１６、ＩＡ１７、ＩＡ１８
（６３）は、ＥＡ１６、ＥＡ１７、ＥＡ１８のアドレス
を反転した値とする必要がある。
【００５４】同じように、バンク５４は、それ自体、ト
ップ・ブート・タイプであるので、トップ・ブート・タ
イプとしては、外部アドレスと同じ設定よい。しかしな
がら、バンク５４をボトム・ブート・タイプとして機能
させるには、図５（Ｂ）における５７のようにセクタア
ドレスを設定する。そのためには、内部アドレスの内、
ＩＡ１６、ＩＡ１７、ＩＡ１８（６４）は、ＥＡ１６、
ＥＡ１７、ＥＡ１８のアドレスを反転した値とする必要
がある。
ップ・ブート・タイプであるので、トップ・ブート・タ
イプとしては、外部アドレスと同じ設定よい。しかしな
がら、バンク５４をボトム・ブート・タイプとして機能
させるには、図５（Ｂ）における５７のようにセクタア
ドレスを設定する。そのためには、内部アドレスの内、
ＩＡ１６、ＩＡ１７、ＩＡ１８（６４）は、ＥＡ１６、
ＥＡ１７、ＥＡ１８のアドレスを反転した値とする必要
がある。
【００５５】そのようにしてできたテーブルが、図７
（Ａ）〜図７（Ｃ）である。
（Ａ）〜図７（Ｃ）である。
【００５６】図８（Ａ）は、図６における変換回路の一
つの例である。
つの例である。
【００５７】この変換回路は、セクタアドレス入力端
子、セクタアドレス出力端子、メモリデバイスのブート
・ブロック・タイプを指定するブート・ブロック・タイ
プ指定端子及び信号変換回路を有し、セクタアドレスの
最上位ビットとブート・ブロック・タイプ指定端子に印
加された信号に基づいて、セクタアドレス入力端子に印
加されたセクタアドレスを変換して、セクタを含むメモ
リデバイスを所定のブート・ブロック・タイプとして機
能させる。
子、セクタアドレス出力端子、メモリデバイスのブート
・ブロック・タイプを指定するブート・ブロック・タイ
プ指定端子及び信号変換回路を有し、セクタアドレスの
最上位ビットとブート・ブロック・タイプ指定端子に印
加された信号に基づいて、セクタアドレス入力端子に印
加されたセクタアドレスを変換して、セクタを含むメモ
リデバイスを所定のブート・ブロック・タイプとして機
能させる。
【００５８】図８（Ａ）の回路は、否定回路７０、７
１、アンド回路７２、７３、オア回路７４、排他的論理
和回路７５、７６、７７、セクタアドレス入力端子１０
０〜１０３、セクタアドレス出力端子１１０〜１１３、
メモリデバイスのブート・ブロック・タイプを指定する
ブート・ブロック・タイプ指定端子（トップ・ブート・
タイプ指定信号入力端子、ボトム・ブート・タイプ指定
信号入力端子）１０４、１０５から構成されている。
１、アンド回路７２、７３、オア回路７４、排他的論理
和回路７５、７６、７７、セクタアドレス入力端子１０
０〜１０３、セクタアドレス出力端子１１０〜１１３、
メモリデバイスのブート・ブロック・タイプを指定する
ブート・ブロック・タイプ指定端子（トップ・ブート・
タイプ指定信号入力端子、ボトム・ブート・タイプ指定
信号入力端子）１０４、１０５から構成されている。
【００５９】この回路により、外部アドレスＥＡ１６、
ＥＡ１７、ＥＡ１８、ＥＡ１９を、図７のテーブルと同
じように、内部アドレスＩＡ１６、ＩＡ１７、ＩＡ１
８、ＩＡ１９に変換することができる。
ＥＡ１７、ＥＡ１８、ＥＡ１９を、図７のテーブルと同
じように、内部アドレスＩＡ１６、ＩＡ１７、ＩＡ１
８、ＩＡ１９に変換することができる。
【００６０】図８（Ｂ）に示すように、ボトム・ブート
・タイプに変換する場合に、ボトム信号が「Ｈ」とな
り、トップ・ブート・タイプに変換する場合に、トップ
信号が「Ｈ」となる。ボトム信号とトップ信号が、共に
「Ｈ」となることは禁止されている。
・タイプに変換する場合に、ボトム信号が「Ｈ」とな
り、トップ・ブート・タイプに変換する場合に、トップ
信号が「Ｈ」となる。ボトム信号とトップ信号が、共に
「Ｈ」となることは禁止されている。
【００６１】図８（Ａ）は、セクタアドレス変換回路を
用いたもので、外部端子からボトム信号とトップ信号が
入力される回路について説明した。
用いたもので、外部端子からボトム信号とトップ信号が
入力される回路について説明した。
【００６２】図９は、別のセクタアドレス変換回路の例
である。メモリデバイスの制御回路に特定のコマンドを
入力することによって、セクタアドレスの変換を行う。
である。メモリデバイスの制御回路に特定のコマンドを
入力することによって、セクタアドレスの変換を行う。
【００６３】図９は、アドレス信号を一旦蓄積するアド
レスバッファ８０、アドレスのパターンをデコードして
タイミング信号を得るアドレスパターンデコーダ８１、
入力された制御信号、コマンド等に応じた制御を行う制
御回路８２、アドレスパターンデコーダの出力によりタ
イミングを得て、ラッチ回路、コマンドデコーダ等のタ
イミング調整を行うタイミング制御回路８３、入力信号
を一旦蓄積する入力バッファ８４、入力データをラッチ
するラッチ回路８５及びコマンドをデコードするコマン
ドデコーダ８６から構成されている。
レスバッファ８０、アドレスのパターンをデコードして
タイミング信号を得るアドレスパターンデコーダ８１、
入力された制御信号、コマンド等に応じた制御を行う制
御回路８２、アドレスパターンデコーダの出力によりタ
イミングを得て、ラッチ回路、コマンドデコーダ等のタ
イミング調整を行うタイミング制御回路８３、入力信号
を一旦蓄積する入力バッファ８４、入力データをラッチ
するラッチ回路８５及びコマンドをデコードするコマン
ドデコーダ８６から構成されている。
【００６４】アドレス信号、ＣＥ（Ｃｈｉｐ Ｅｎａｂ
ｌｅ）、ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）、ＷＥ
（Ｗｒｉｔｅ Ｅｎａｂｌｅ）及びデータ（ＤＱ）に基
づいて、コマンドデコーダ８６の出力として、セクタア
ドレス変換信号を出力する。
ｌｅ）、ＯＥ（Ｏｕｔｐｕｔ Ｅｎａｂｌｅ）、ＷＥ
（Ｗｒｉｔｅ Ｅｎａｂｌｅ）及びデータ（ＤＱ）に基
づいて、コマンドデコーダ８６の出力として、セクタア
ドレス変換信号を出力する。
【００６５】図１０は、フラッシュメモリとその制御回
路例であり、列アドレスデコーダ９６の出力に応じて列
信号の入出力の開閉を行う列・ゲーティング回路８８、
フラッシュメモリであるセルマトリックス８９、コマン
ドを一旦蓄積し、入力された制御信号、コマンド等に応
じた制御を行う状態制御・コマンドレジスタ９０、フラ
ッシュメモリの消去電圧を発生する消去電圧発生器９
１、フラッシュメモリの書込み電圧を発生す書込み電圧
発生器９２、タイマ９３、ＣＥ信号及びＯＥ信号を受信
して受信信号に対応した制御信号を発生するＣＥ・ＯＥ
論理回路９４、入力されたアドレス信号をラッチするア
ドレスラッチ９５、列アドレスをデコードする列アドレ
スデコーダ９６、行アドレスをデコードする行アドレス
デコーダ９７、入出力データを一旦蓄積する入力／出力
バッファ９８、データを一旦ラッチするデータラッチ回
路９９から構成されている。
路例であり、列アドレスデコーダ９６の出力に応じて列
信号の入出力の開閉を行う列・ゲーティング回路８８、
フラッシュメモリであるセルマトリックス８９、コマン
ドを一旦蓄積し、入力された制御信号、コマンド等に応
じた制御を行う状態制御・コマンドレジスタ９０、フラ
ッシュメモリの消去電圧を発生する消去電圧発生器９
１、フラッシュメモリの書込み電圧を発生す書込み電圧
発生器９２、タイマ９３、ＣＥ信号及びＯＥ信号を受信
して受信信号に対応した制御信号を発生するＣＥ・ＯＥ
論理回路９４、入力されたアドレス信号をラッチするア
ドレスラッチ９５、列アドレスをデコードする列アドレ
スデコーダ９６、行アドレスをデコードする行アドレス
デコーダ９７、入出力データを一旦蓄積する入力／出力
バッファ９８、データを一旦ラッチするデータラッチ回
路９９から構成されている。
【００６６】この構成において、図１１に示すようなコ
マンド一覧表で、バイトモードの場合、最初のバスサイ
クルで、「ＡＡＡＨ」のアドレスで、「ＡＡＨ」のデー
タを入力し、２回目のバスサイクルで、「５５５Ｈ」の
アドレスで、「５５Ｈ」のデータを入力し、３回目のバ
スサイクルで、「ＡＡＡＨ」アドレスで、「２ＦＨ」の
データを入力することによって、トップ・ブート・タイ
プ又はボトム・ブート・タイプにセクタアドレスが切り
換わる。
マンド一覧表で、バイトモードの場合、最初のバスサイ
クルで、「ＡＡＡＨ」のアドレスで、「ＡＡＨ」のデー
タを入力し、２回目のバスサイクルで、「５５５Ｈ」の
アドレスで、「５５Ｈ」のデータを入力し、３回目のバ
スサイクルで、「ＡＡＡＨ」アドレスで、「２ＦＨ」の
データを入力することによって、トップ・ブート・タイ
プ又はボトム・ブート・タイプにセクタアドレスが切り
換わる。
【００６７】図１２を用いて、バンクのそれぞれの最上
位又は最下位の物理アドレスに、スモールセクタを配置
した、同一のブート・ブロック・タイプの二つのバンク
（バンクＡ、バンクＢ）を有する半導体記憶装置（アド
レス変換回路を用いて、同一のブート・ブロック・タイ
プの二つのバンクとして、機能する半導体記憶装置にも
適用できる。）の一つの利用方法を説明する。
位又は最下位の物理アドレスに、スモールセクタを配置
した、同一のブート・ブロック・タイプの二つのバンク
（バンクＡ、バンクＢ）を有する半導体記憶装置（アド
レス変換回路を用いて、同一のブート・ブロック・タイ
プの二つのバンクとして、機能する半導体記憶装置にも
適用できる。）の一つの利用方法を説明する。
【００６８】先ず、バンクＡのスモールセクタに書き換
え用プログラムをローディングし（Ｓ１１）、該プログ
ラムを用いて、バンクＢのユニホームセクタを書き換え
る（Ｓ１２）。
え用プログラムをローディングし（Ｓ１１）、該プログ
ラムを用いて、バンクＢのユニホームセクタを書き換え
る（Ｓ１２）。
【００６９】次いで、バンクＢに飛び（Ｓ１３）、バン
クＢのスモールセクタに書き換え用プログラムをローデ
ィングし（Ｓ１５）、該プログラムを用いて、バンクＢ
のユニホームセクタを書き換える（Ｓ１６）。
クＢのスモールセクタに書き換え用プログラムをローデ
ィングし（Ｓ１５）、該プログラムを用いて、バンクＢ
のユニホームセクタを書き換える（Ｓ１６）。
【００７０】これにより、システム内で使用しているメ
モリにデータを残しながら、容易に、新しいデータ書き
換えることができる。
モリにデータを残しながら、容易に、新しいデータ書き
換えることができる。
【００７１】
【発明の効果】上述の如く本発明によれば、メモリデバ
イスの書き換えを容易にし、メモリデバイスのブート・
ブロック・タイプに拘わらず、メモリデバイスを所定の
ブート・ブロック・タイプとして機能させる半導体記憶
装置を提供するができる。
イスの書き換えを容易にし、メモリデバイスのブート・
ブロック・タイプに拘わらず、メモリデバイスを所定の
ブート・ブロック・タイプとして機能させる半導体記憶
装置を提供するができる。
【００７２】また、１つのメモリに複数のスモールセク
タがある場合、メモリデバイス内に、セクタアドレスの
上位又は下位にブート・ブロックの領域を定義するアド
レス変換回路を有することにより、あたかも、複数のト
ップ・ブート・タイプ又はボトム・ブート・タイプのデ
バイスが存在するようになり、従来、複数のメモリデバ
イスで構成されているものが、１つのメモリデバイスで
対応することが可能となり、システムの簡素化が図れ
る。
タがある場合、メモリデバイス内に、セクタアドレスの
上位又は下位にブート・ブロックの領域を定義するアド
レス変換回路を有することにより、あたかも、複数のト
ップ・ブート・タイプ又はボトム・ブート・タイプのデ
バイスが存在するようになり、従来、複数のメモリデバ
イスで構成されているものが、１つのメモリデバイスで
対応することが可能となり、システムの簡素化が図れ
る。
【００７３】また、ＳＴＢ等でシステム内で使用してい
るメモリにデータを残しながら、新しいデータを他のメ
モリに書く場合、複数のメモリを搭載し、それぞれのブ
ート・ブロックに書き換えのための情報を記憶させ、交
互に相手側のメモリへデータを書き換え動作を行ってい
たのが、１個のメモリデバイスで同等なメモリ構成が実
現できる。
るメモリにデータを残しながら、新しいデータを他のメ
モリに書く場合、複数のメモリを搭載し、それぞれのブ
ート・ブロックに書き換えのための情報を記憶させ、交
互に相手側のメモリへデータを書き換え動作を行ってい
たのが、１個のメモリデバイスで同等なメモリ構成が実
現できる。
【００７４】
【図１】従来のトップ・ブート・タイプ及びボトム・ブ
ート・タイプのメモリデバイスを説明するための図であ
る。
ート・タイプのメモリデバイスを説明するための図であ
る。
【図２】ＳＴＢにおけるメモリデバイスの書き換えを説
明するための図である。
明するための図である。
【図３】最下位のセクタアドレスと最上位のセクタアド
レスにスモールセクタを有するメモリデバイスを説明す
るための図である。
レスにスモールセクタを有するメモリデバイスを説明す
るための図である。
【図４】セクタアドレス変換の原理を説明するための図
（その１）である。
（その１）である。
【図５】セクタアドレス変換の原理を説明するための図
（その２）である。
（その２）である。
【図６】セクタアドレス変換の例を説明するための図で
ある。
ある。
【図７】セクタアドレス変換テーブルの例を説明するた
めの図である。
めの図である。
【図８】セクタアドレス変換回路の例を説明するための
図（その１）である。
図（その１）である。
【図９】セクタアドレス変換回路の例を説明するための
図（その２）である。
図（その２）である。
【図１０】フラッシュメモリデバイスとその制御回路を
説明するための図である。
説明するための図である。
【図１１】フラッシュメモリのコマンドとアドレス変換
を説明するための図である。
を説明するための図である。
【図１２】半導体記憶装置の利用方法の例を説明するた
めの図である。
めの図である。
【符号の説明】 １１、１６、２１、２６、３１、３２、４３ スモー
ルセクタ １０、１５、２０、２５、３０ メモリデバイス ２８、７０、７１ 否定回路 ４０ セクタアドレス変換回路 ４１ アドレスデコーダ回路 ４２ ユニフォームセクタ ４８〜５４ バンク ５９ ブート・ブロック ６０ ユニフォームブロック ７２、７３ アンド回路 ７４ オア回路 ７５、７６、７７ 排他的論理和回路 ８０ アドレスバッファ ８１ アドレスパターンデコーダ ８２ 制御回路 ８３ タイミング制御回路 ８４ 入力バッファ ８５ ラッチ回路 ８６ コマンドデコーダ ８８ 列・ゲーティング回路 ８９ セルマトリックス（フラッシュメモリ領域） ９０ 状態制御・コマンドレジスタ ９１ 消去電圧発生器 ９２ 書込み電圧発生器 ９３ タイマ ９４ ＣＥ・ＯＥ論理回路 ９５ アドレスラッチ ９６ 列アドレスデコーダ ９７ 行アドレスデコーダ ９８ 入力／出力バッファ ９９ データラッチ回路 １００〜１０３ セクタアドレス入力端子 １０４ トップ・ブート・タイプ指定信号入力端子 １０５ ボトム・ブート・タイプ指定信号入力端子 １１０〜１１３ セクタアドレス出力端子
ルセクタ １０、１５、２０、２５、３０ メモリデバイス ２８、７０、７１ 否定回路 ４０ セクタアドレス変換回路 ４１ アドレスデコーダ回路 ４２ ユニフォームセクタ ４８〜５４ バンク ５９ ブート・ブロック ６０ ユニフォームブロック ７２、７３ アンド回路 ７４ オア回路 ７５、７６、７７ 排他的論理和回路 ８０ アドレスバッファ ８１ アドレスパターンデコーダ ８２ 制御回路 ８３ タイミング制御回路 ８４ 入力バッファ ８５ ラッチ回路 ８６ コマンドデコーダ ８８ 列・ゲーティング回路 ８９ セルマトリックス（フラッシュメモリ領域） ９０ 状態制御・コマンドレジスタ ９１ 消去電圧発生器 ９２ 書込み電圧発生器 ９３ タイマ ９４ ＣＥ・ＯＥ論理回路 ９５ アドレスラッチ ９６ 列アドレスデコーダ ９７ 行アドレスデコーダ ９８ 入力／出力バッファ ９９ データラッチ回路 １００〜１０３ セクタアドレス入力端子 １０４ トップ・ブート・タイプ指定信号入力端子 １０５ ボトム・ブート・タイプ指定信号入力端子 １１０〜１１３ セクタアドレス出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/02 Ｇ１１Ｃ 17/00 ６０１Ｚ
Claims (10)
- 【請求項１】 複数の領域に分割された半導体記憶装置
において、 前記複数の領域は、それぞれ、領域内の最上位の物理ア
ドレス又は領域内の最上位の物理アドレスを含む一連の
複数の物理アドレスに、１又は複数のスモールセクタを
配置したことを特徴とする半導体記憶装置。 - 【請求項２】 複数の領域に分割された半導体記憶装置
において、 前記複数の領域は、それぞれ、領域内の最下位の物理ア
ドレス又は領域内の最下位の物理アドレスを含む一連の
複数の物理アドレスに、１又は複数のスモールセクタを
配置したことを特徴とする半導体記憶装置。 - 【請求項３】 請求項１又は２記載の半導体記憶装置に
おいて、 アドレス変換回路を有し、 前記複数の領域は、それぞれ、更に、スモールセクタよ
り大きいセクタを複数有し、 前記アドレス変換回路は、外部から入力された前記セク
タのセクタアドレスを変換し、前記複数の領域を同一の
ブート・ブロック・タイプとして機能させることを特徴
とする半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、 前記アドレス変換回路は、外部端子から入力されるブー
ト・ブロック・タイプを特定する信号によって、アドレ
スの変換が制御されることを特徴とする半導体記憶装
置。 - 【請求項５】 請求項３記載の半導体記憶装置におい
て、 前記アドレス変換回路は、半導体記憶装置の制御回路で
あり、該制御回路にブート・ブロック・タイプを特定す
るコマンドを入力することによって、アドレスの変換が
制御されることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１ないし５いずれか一項記載の半
導体記憶装置において、 スモールセクタに書き換え用プログラム又はブートプロ
グラムを随時、格納することを可能としたことを特徴と
する半導体記憶装置。 - 【請求項７】 複数の領域を有し、前記複数の領域は、
更に、それぞれ、複数のセクタを有する半導体記憶装置
に、セクタのアドレスを変換するセクタアドレス変換回
路を接続し、該セクタアドレス変換回路は、外部から入
力された前記セクタアドレスを変換し、前記複数の領域
を同一のブート・ブロック・タイプとして機能させるこ
とを特徴とするアドレス変換方法。 - 【請求項８】 セクタアドレス入力端子、セクタアドレ
ス出力端子、メモリデバイスのブート・ブロック・タイ
プを指定するブート・ブロック・タイプ指定端子及び信
号変換回路を有するセクタアドレス変換回路であって、 前記信号変換回路は、前記セクタアドレスの最上位ビッ
トと前記ブート・ブロック・タイプ指定端子に印加され
た信号に基づいて、セクタアドレス入力端子に印加され
たセクタアドレスを変換し、 前記セクタアドレス変換回路は、前記信号変換回路によ
り変換されたセクタアドレスをセクタアドレス出力端子
から出力して、前記セクタを含むメモリデバイスを所定
のブート・ブロック・タイプとして機能させることを特
徴とするセクタアドレス変換回路。 - 【請求項９】 請求項８記載のセクタアドレス変換回路
において、 前記セクタアドレス変換回路は、半導体記憶装置の制御
回路であり、該制御回路にブート・ブロック・タイプを
特定するコマンドを入力することを特徴とするセクタア
ドレス変換回路。 - 【請求項１０】 ２つの領域を有する請求項１ないし６
いずれか一項記載の半導体記憶装置の使用方法におい
て、 一方の領域のスモールセクタに書き換え用プログラムを
ローディングし、該プログラムを用いて、他方の領域の
ユニホームセクタを書き換え、 次いで、前記他方の領域のスモールセクタに書き換え用
プログラムをローディングし、該プログラムを用いて、
前記一方の領域のユニホームセクタを書き換えることを
特徴とする半導体記憶装置の使用方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001016302A JP4731020B2 (ja) | 2001-01-24 | 2001-01-24 | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 |
| US10/046,755 US7114052B2 (en) | 2001-01-24 | 2002-01-17 | Semiconductor memory device, a sector-address conversion circuit, an address-conversion method, and operation method of the semiconductor memory device |
| US11/487,338 US20060259729A1 (en) | 2001-01-24 | 2006-07-17 | Semiconductor memory device, a sector-address conversion circuit, an address-conversion method, and operation method of the semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001016302A JP4731020B2 (ja) | 2001-01-24 | 2001-01-24 | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 |
Publications (2)
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|---|---|
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|---|---|---|---|
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