JP3280214B2 - シリアルアクセスメモリの予測読出し方法及びそのためのメモリ - Google Patents
シリアルアクセスメモリの予測読出し方法及びそのためのメモリInfo
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- G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明はシリアルアクセスメ
モリに関する。特に、本発明は、他の形式の揮発性また
は非揮発性のメモリに適応できるが、電気的に消去可能
なプログラマブル読出し専用メモリ（ＥＥＰＲＯＭｓ）
に関する。
モリに関する。特に、本発明は、他の形式の揮発性また
は非揮発性のメモリに適応できるが、電気的に消去可能
なプログラマブル読出し専用メモリ（ＥＥＰＲＯＭｓ）
に関する。
【０００２】
【従来の技術】（記憶される情報要素の数の見地から）
きわめて大きい情報記憶容量を有する集積回路形式のメ
モリの現在の開発は、これら集積回路メモリを組み込ん
だシステムの動作速度を決定するクロック信号の周波数
を高くしたい要望により進められている。その結果、同
時に、これらメモリを構成するワードの内容にアクセス
する時間をますます短くする研究もある。ここで“ワー
ド”とは、ｂビットに符号化された２進情報要素を表す
内容を持つ物理的実体を意味する。ここでｂは整数であ
る。典型的には、ワードは、ｂ個の基本メモリセルによ
り形成され、各基本メモリセルは典型的には記憶回路に
より形成される。
きわめて大きい情報記憶容量を有する集積回路形式のメ
モリの現在の開発は、これら集積回路メモリを組み込ん
だシステムの動作速度を決定するクロック信号の周波数
を高くしたい要望により進められている。その結果、同
時に、これらメモリを構成するワードの内容にアクセス
する時間をますます短くする研究もある。ここで“ワー
ド”とは、ｂビットに符号化された２進情報要素を表す
内容を持つ物理的実体を意味する。ここでｂは整数であ
る。典型的には、ワードは、ｂ個の基本メモリセルによ
り形成され、各基本メモリセルは典型的には記憶回路に
より形成される。
【０００３】アクセス時間よりみて、パラレルアクセス
メモリは最も有利なメモリである。このようなメモリの
動作速度を決定するクロック信号の１サイクルに対応す
る周期は、内容が読出されるワードの１つのアドレス
を、並行して、これらメモリの１つを与えるに十分であ
る。
メモリは最も有利なメモリである。このようなメモリの
動作速度を決定するクロック信号の１サイクルに対応す
る周期は、内容が読出されるワードの１つのアドレス
を、並行して、これらメモリの１つを与えるに十分であ
る。
【０００４】それにもかかわらず、シリアルアクセスメ
モリはまた、製造価格が低いこと、とりわけパッケージ
が明らかに小さく軽いことなど、パラレルアクセスメモ
リと比較して明らかな利点がある。事実、シリアルメモ
リが必要な接続ピンの数はきわめて少ない。集積回路の
接続ピン数は、集積回路が占めるスペース量にきわめて
影響を与える。その結果、シリアルアクセスメモリは携
帯用ではきわめて有用である。
モリはまた、製造価格が低いこと、とりわけパッケージ
が明らかに小さく軽いことなど、パラレルアクセスメモ
リと比較して明らかな利点がある。事実、シリアルメモ
リが必要な接続ピンの数はきわめて少ない。集積回路の
接続ピン数は、集積回路が占めるスペース量にきわめて
影響を与える。その結果、シリアルアクセスメモリは携
帯用ではきわめて有用である。
【０００５】しかし、これらシリアルアクセスメモリの
クロック信号周波数および記憶容量を増大できることが
望ましい。現在最も高性能な製品は、記憶容量が６４キ
ロビットで、１メガヘルツ程度の周波数で動作する。近
い将来、約２５６キロビットの記憶容量と５メガヘルツ
範囲以上の周波数が期待できる。
クロック信号周波数および記憶容量を増大できることが
望ましい。現在最も高性能な製品は、記憶容量が６４キ
ロビットで、１メガヘルツ程度の周波数で動作する。近
い将来、約２５６キロビットの記憶容量と５メガヘルツ
範囲以上の周波数が期待できる。
【０００６】実際には、これらメモリのクロック信号周
波数の増大は、読出しモードでの、ワードの内容に対す
るアクセス時間に本質的に係わる技術的問題が生じる。
“読出しモード”での“アクセス時間”とは、ワードの
アドレスがメモリに知られた時点（すなわち、ワードの
アドレスビットの全てをメモリがシリアルに受けた時
点）と、ワードのメモリセルの内容が表す２進情報が
（メモリがシリアル出力メモリである場合）利用可能に
なり始めた時点、または（メモリがパラレル出力メモリ
であるかまたは情報要素が１ビットに符号化されている
場合）１つ以上の出力ピンを介してメモリの外部で利用
可能となる時点との間の、外部で見た期間を意味すると
理解されたい。
波数の増大は、読出しモードでの、ワードの内容に対す
るアクセス時間に本質的に係わる技術的問題が生じる。
“読出しモード”での“アクセス時間”とは、ワードの
アドレスがメモリに知られた時点（すなわち、ワードの
アドレスビットの全てをメモリがシリアルに受けた時
点）と、ワードのメモリセルの内容が表す２進情報が
（メモリがシリアル出力メモリである場合）利用可能に
なり始めた時点、または（メモリがパラレル出力メモリ
であるかまたは情報要素が１ビットに符号化されている
場合）１つ以上の出力ピンを介してメモリの外部で利用
可能となる時点との間の、外部で見た期間を意味すると
理解されたい。
【０００７】アクセス時間は、次の２つの段階を順番に
実行するのに必要な時間によって本質的に制限される。 ・ メモリが受けたアドレスを復号すること、すなわ
ち、読出したい２進情報を表す内容を有するワードに読
出し回路を接続するための様々な切換え装置を適切に切
り換えること。 ・ 本来の読出しプロセス、すなわち、読出されたワー
ドから論理信号形式の２進情報を取り出すこと（ワード
のメモリセルは、直接使用可能な論理情報要素を必ずし
も記憶しておらず、一般的には、例えは差動増幅器より
なる適切な回路によって論理信号に変換される変更可能
な物理的特性を有している）。
実行するのに必要な時間によって本質的に制限される。 ・ メモリが受けたアドレスを復号すること、すなわ
ち、読出したい２進情報を表す内容を有するワードに読
出し回路を接続するための様々な切換え装置を適切に切
り換えること。 ・ 本来の読出しプロセス、すなわち、読出されたワー
ドから論理信号形式の２進情報を取り出すこと（ワード
のメモリセルは、直接使用可能な論理情報要素を必ずし
も記憶しておらず、一般的には、例えは差動増幅器より
なる適切な回路によって論理信号に変換される変更可能
な物理的特性を有している）。
【０００８】標準的方法では、或る数のビットに符号化
されているアドレスが、シフトレジスタによってシリア
ルに受けられる。この方法は、受けられるアドレスビッ
トと同じ数の多くのクロック信号サイクルだけ続く。
されているアドレスが、シフトレジスタによってシリア
ルに受けられる。この方法は、受けられるアドレスビッ
トと同じ数の多くのクロック信号サイクルだけ続く。
【０００９】最大許容アクセス時間は、クロック信号の
半サイクルの奇数倍の持続期間としばしば等しい。例え
ば、このアクセス時間は、メモリがマイクロワイヤまた
はＩ２Ｃ型バスに接続されている場合には３半サイクル
に設定され、メモリがＳＰＩバスに接続されている場合
には半サイクルに設定される。
半サイクルの奇数倍の持続期間としばしば等しい。例え
ば、このアクセス時間は、メモリがマイクロワイヤまた
はＩ２Ｃ型バスに接続されている場合には３半サイクル
に設定され、メモリがＳＰＩバスに接続されている場合
には半サイクルに設定される。
【００１０】従って、メモリが他の装置と通信するバス
の形式が、所与のクロック信号周波数に対して、最大許
容アクセス時間を決定する。例えば、ＳＰＩバスと２Ｍ
Ｈzのクロック信号周波数とを使用したい場合には、許
容アクセス時間は２５０ナノ秒に制限され、これは高速
パラレルアクセスメモリを読出す装置の性能レベルに近
い性能レベルに対応する。
の形式が、所与のクロック信号周波数に対して、最大許
容アクセス時間を決定する。例えば、ＳＰＩバスと２Ｍ
Ｈzのクロック信号周波数とを使用したい場合には、許
容アクセス時間は２５０ナノ秒に制限され、これは高速
パラレルアクセスメモリを読出す装置の性能レベルに近
い性能レベルに対応する。
【００１１】必要な切換え速度に固有な構造に技術的困
難が生ずる。解決手段があるとすれば、使用される回路
は、高電力消費回路であることが多い。これは最小電力
消費レベルが求められる携帯用にしばしば構成されるメ
モリには、ほとんど望ましくない。実際に、そのため、
使用されるバスの形式と期待される最大許容アクセス時
間に対してクロック信号の周波数が決定される。
難が生ずる。解決手段があるとすれば、使用される回路
は、高電力消費回路であることが多い。これは最小電力
消費レベルが求められる携帯用にしばしば構成されるメ
モリには、ほとんど望ましくない。実際に、そのため、
使用されるバスの形式と期待される最大許容アクセス時
間に対してクロック信号の周波数が決定される。
【００１２】
【発明が解決しようとする課題】本発明の目的は、上記
した技術的問題を解決して、技術的簡潔さと低電力消費
とを併せ持ち、外部から見たとき、従来のシリアルアク
セスメモリの標準的な構成と標準的な読出し方法と機能
的に同様な、シリアルアクセスメモリの構成と読出し方
法を提供することである。
した技術的問題を解決して、技術的簡潔さと低電力消費
とを併せ持ち、外部から見たとき、従来のシリアルアク
セスメモリの標準的な構成と標準的な読出し方法と機能
的に同様な、シリアルアクセスメモリの構成と読出し方
法を提供することである。
【００１３】
【課題を解決するための手段】複数ワードがマトリクス
を形成するように配列されてメモリが構成されており、
各ワードの内容が２進情報要素を表し、各ワードがｋビ
ットに２進モードで符号化されたアドレスでアクセスで
き（ｋは１より大きい整数）、アドレスビットがアドレ
ス入力端子を介してメモリにシリアルに供給される、集
積回路メモリのワードの内容を読出す本発明による方法
は、１ワードの内容を読出すために、読出したい１ワー
ドのアドレスの初めのｑビットをシリアルに受けて（ｑ
はｋより小さい整数）、前記アドレスの残りの〔ｋ−
ｑ〕ビットを受けることと並行して、前記アドレスの前
記受けた初めのｑビットを復号し、前記アドレスの前記
受けた初めのｑビットと一致する初めのｑアドレスビッ
トを有する２ ｋ−ｑ ワードにそれぞれの読出し回路を接
続して、前記２ ｋ−ｑ ワードの内容が表す２進情報要素
を同時に取り出し、読出したい１ワードの前記アドレス
の前記受けた残りの〔ｋ−ｑ〕ビットを復号して、前記
アドレスの前記受けた初めのｑビットと一致する初めの
ｑアドレスビットを有する前記２ ｋ−ｑ ワードの内容が
表す２進情報要素から、前記受けた残りの〔ｋ−ｑ〕ビ
ットと一致する残りの〔ｋ−ｑ〕ビットを有するワード
の内容が表す２進情報要素を選択して、メモリのデータ
出力端子に出力する。
を形成するように配列されてメモリが構成されており、
各ワードの内容が２進情報要素を表し、各ワードがｋビ
ットに２進モードで符号化されたアドレスでアクセスで
き（ｋは１より大きい整数）、アドレスビットがアドレ
ス入力端子を介してメモリにシリアルに供給される、集
積回路メモリのワードの内容を読出す本発明による方法
は、１ワードの内容を読出すために、読出したい１ワー
ドのアドレスの初めのｑビットをシリアルに受けて（ｑ
はｋより小さい整数）、前記アドレスの残りの〔ｋ−
ｑ〕ビットを受けることと並行して、前記アドレスの前
記受けた初めのｑビットを復号し、前記アドレスの前記
受けた初めのｑビットと一致する初めのｑアドレスビッ
トを有する２ ｋ−ｑ ワードにそれぞれの読出し回路を接
続して、前記２ ｋ−ｑ ワードの内容が表す２進情報要素
を同時に取り出し、読出したい１ワードの前記アドレス
の前記受けた残りの〔ｋ−ｑ〕ビットを復号して、前記
アドレスの前記受けた初めのｑビットと一致する初めの
ｑアドレスビットを有する前記２ ｋ−ｑ ワードの内容が
表す２進情報要素から、前記受けた残りの〔ｋ−ｑ〕ビ
ットと一致する残りの〔ｋ−ｑ〕ビットを有するワード
の内容が表す２進情報要素を選択して、メモリのデータ
出力端子に出力する。
【００１４】従って、本発明は、アドレスビットがまだ
すべて受けられていない内に、アドレス復号と読出しを
開始することを提案する。従って、内部的な増強は、ク
ロック信号の半サイクル数の見地から、最大許容内部ア
クセス時間（すなわち、アドレス復号とワードの読出し
の最大時間）で達成され、メモリの外部からみて、最大
許容アクセス時間は、所与の周波数に対して、同じまま
である。そのため、外部からみたアクセス時間は、アド
レス復号と読出し動作の実行期間によってはもはや決定
されず、その実行期間より小さい。そのため、これによ
り、最大アクセス時間を同一として場合、許容クロック
信号周波数を増大できる。同時に、復号が、アドレスビ
ットがまだすべて受けられていない内に、開始するの
で、復号の開始時に、受けたビットに対応するアドレス
ビットを有するワードの全てから情報を取り出すため
に、数個の読出し回路が並列して作動される。出力から
出力される情報は、アドレス全体がわかったときに、選
択される。そこで、本来の復号と読出しの動作と比較し
て短時間の簡単な再経路指定が行われ、アクセス時間
は、主として、読出し増幅器の使用等同様な動作の遅さ
により制限される。
すべて受けられていない内に、アドレス復号と読出しを
開始することを提案する。従って、内部的な増強は、ク
ロック信号の半サイクル数の見地から、最大許容内部ア
クセス時間（すなわち、アドレス復号とワードの読出し
の最大時間）で達成され、メモリの外部からみて、最大
許容アクセス時間は、所与の周波数に対して、同じまま
である。そのため、外部からみたアクセス時間は、アド
レス復号と読出し動作の実行期間によってはもはや決定
されず、その実行期間より小さい。そのため、これによ
り、最大アクセス時間を同一として場合、許容クロック
信号周波数を増大できる。同時に、復号が、アドレスビ
ットがまだすべて受けられていない内に、開始するの
で、復号の開始時に、受けたビットに対応するアドレス
ビットを有するワードの全てから情報を取り出すため
に、数個の読出し回路が並列して作動される。出力から
出力される情報は、アドレス全体がわかったときに、選
択される。そこで、本来の復号と読出しの動作と比較し
て短時間の簡単な再経路指定が行われ、アクセス時間
は、主として、読出し増幅器の使用等同様な動作の遅さ
により制限される。
【００１５】更に、複数ワードに構成されており、各ワ
ードの内容が２進情報要素を表し、各ワードが、ｋビッ
トに２進モードで符号化されたアドレスでアクセスでき
（ｋは１より大きい整数）、アドレスビットがシリアル
に供給される本発明による集積回路メモリは、アドレス
ビットをシリアルに受けるアドレス入力端子と、アドレ
スされたワードの内容に対応する２進情報要素を出力す
るデータ出力端子と、受けたアドレスビットを記憶する
入力レジスタと、受けたアドレスビットを復号する回路
と、複数のワードを複数の読出し回路にそれぞれ接続す
る回路とを具備しており、前記ワードが、各々複数のワ
ードからなる２ ｋ−ｑ 個のワード群に構成されており、
各ワード群毎に、同一ワード群に含まれる複数のワード
のアドレスは、初めのｑアドレスビットが互いに異な
り、残りの〔ｋ−ｑ〕アドレスビットが同一であり（ｑ
はｋより小さい整数）、各ワード群に一つずつ読出し回
路が設けられ、メモリがアドレスの初めのｑアドレスビ
ットを受けると、当該アドレスの残りの〔ｋ−ｑ〕アド
レスビットを受けている間に、各読出し回路は、前記受
けた初めのｑアドレスビットに対応するワードの内容に
より表される２進情報を、当該読出し回路に対応するワ
ード群から取り出し、その結果、全読出し回路から、２
ｋ−ｑ ワードの内容により表される２進情報が同時に出
力され、集積回路メモリが更に、前記残りの〔ｋ−ｑ〕
アドレスビットを受けた後、全読出し回路から出力され
た２ ｋ−ｑ ワードの内容により表される２進情報から、
受けた併せてｋアドレスビットと一致するアドレスを有
するワードの内容により表される２進情報を選択して、
前記データ出力端子に出力する出力マルチプレクシング
回路を具備している。
ードの内容が２進情報要素を表し、各ワードが、ｋビッ
トに２進モードで符号化されたアドレスでアクセスでき
（ｋは１より大きい整数）、アドレスビットがシリアル
に供給される本発明による集積回路メモリは、アドレス
ビットをシリアルに受けるアドレス入力端子と、アドレ
スされたワードの内容に対応する２進情報要素を出力す
るデータ出力端子と、受けたアドレスビットを記憶する
入力レジスタと、受けたアドレスビットを復号する回路
と、複数のワードを複数の読出し回路にそれぞれ接続す
る回路とを具備しており、前記ワードが、各々複数のワ
ードからなる２ ｋ−ｑ 個のワード群に構成されており、
各ワード群毎に、同一ワード群に含まれる複数のワード
のアドレスは、初めのｑアドレスビットが互いに異な
り、残りの〔ｋ−ｑ〕アドレスビットが同一であり（ｑ
はｋより小さい整数）、各ワード群に一つずつ読出し回
路が設けられ、メモリがアドレスの初めのｑアドレスビ
ットを受けると、当該アドレスの残りの〔ｋ−ｑ〕アド
レスビットを受けている間に、各読出し回路は、前記受
けた初めのｑアドレスビットに対応するワードの内容に
より表される２進情報を、当該読出し回路に対応するワ
ード群から取り出し、その結果、全読出し回路から、２
ｋ−ｑ ワードの内容により表される２進情報が同時に出
力され、集積回路メモリが更に、前記残りの〔ｋ−ｑ〕
アドレスビットを受けた後、全読出し回路から出力され
た２ ｋ−ｑ ワードの内容により表される２進情報から、
受けた併せてｋアドレスビットと一致するアドレスを有
するワードの内容により表される２進情報を選択して、
前記データ出力端子に出力する出力マルチプレクシング
回路を具備している。
【００１６】上記したメモリは、上記した方法を実施す
る。標準的なメモリと比較すると、本発明によるメモリ
は、並列に動作する数個の読出し回路が存在するため
に、寸法がわずかに大きくなる。しかし、注目すべき
は、動作が全体として標準的なメモリの動作と同様なこ
のメモリの技術的単純性である。許容クロック信号周波
数を高くするために、標準的なメモリと同じ形式の読出
し回路を使用できる。これは、消費電力の増大が、使用
される読出し回路の数が増大することのみによるもので
あり、メモリの回路の複雑さが増したことによるもので
はないことを意味する。
る。標準的なメモリと比較すると、本発明によるメモリ
は、並列に動作する数個の読出し回路が存在するため
に、寸法がわずかに大きくなる。しかし、注目すべき
は、動作が全体として標準的なメモリの動作と同様なこ
のメモリの技術的単純性である。許容クロック信号周波
数を高くするために、標準的なメモリと同じ形式の読出
し回路を使用できる。これは、消費電力の増大が、使用
される読出し回路の数が増大することのみによるもので
あり、メモリの回路の複雑さが増したことによるもので
はないことを意味する。
【００１７】実際に、読出したいワードのアドレスの内
の初めのｑビットの復号は、標準的な行デコード回路及
び列デコード回路で実施できる。受けた残りの〔ｋ−
ｑ〕ビットの復号は、マルチプレクシング回路と読出し
回路のための制御信号の発生に対応する。
の初めのｑビットの復号は、標準的な行デコード回路及
び列デコード回路で実施できる。受けた残りの〔ｋ−
ｑ〕ビットの復号は、マルチプレクシング回路と読出し
回路のための制御信号の発生に対応する。
【００１８】標準的なメモリにおいて、受けたアドレス
ビットは、ｋ個のセルから形成されるシフトレジスタに
記憶される。このシフトレジスタは、アドレス入力端子
に接続される。シーケンシャル読出しモードで動作可能
なメモリのため、この入力レジスタは更に、２進アドレ
スカウンタとして動作できるように構成される。
ビットは、ｋ個のセルから形成されるシフトレジスタに
記憶される。このシフトレジスタは、アドレス入力端子
に接続される。シーケンシャル読出しモードで動作可能
なメモリのため、この入力レジスタは更に、２進アドレ
スカウンタとして動作できるように構成される。
【００１９】好ましい態様において、本発明は、第１
に、初めのｑアドレスビットの、第２に、残りの〔ｋ−
ｑ〕アドレスビットを記憶する。従って、それぞれｑセ
ルと〔ｋ−ｑ〕セルを有する２つのシフトサブレジスタ
が使用される。２つのサブレジスタはアドレス入力端子
に接続される。この構成により、常に同じセルに同じ行
のアドレスビットの記憶が可能となる。これにより本発
明が容易に実施できる。事実、第ｑ番目のビットが受け
たとすぐに初めのｑアドレスビットを供給するように単
一シフトレジスタを使用することは、さらに複雑にな
る。単一シフトレジスタを使用する場合、復号を行いな
がら、シフトによって、このレジスタのセルの内容を変
更することになる。実際に、そのため、復号のために使
用されるｑビットの安定性を確保するため、入力レジス
タと復号回路との間にバッファレジスタを設けることが
必要である。
に、初めのｑアドレスビットの、第２に、残りの〔ｋ−
ｑ〕アドレスビットを記憶する。従って、それぞれｑセ
ルと〔ｋ−ｑ〕セルを有する２つのシフトサブレジスタ
が使用される。２つのサブレジスタはアドレス入力端子
に接続される。この構成により、常に同じセルに同じ行
のアドレスビットの記憶が可能となる。これにより本発
明が容易に実施できる。事実、第ｑ番目のビットが受け
たとすぐに初めのｑアドレスビットを供給するように単
一シフトレジスタを使用することは、さらに複雑にな
る。単一シフトレジスタを使用する場合、復号を行いな
がら、シフトによって、このレジスタのセルの内容を変
更することになる。実際に、そのため、復号のために使
用されるｑビットの安定性を確保するため、入力レジス
タと復号回路との間にバッファレジスタを設けることが
必要である。
【００２０】さらにまた、ｑセルを有し、アドレス入力
端子に直接接続された単一シフトレジスタ型の入力レジ
スタに動作を限定することはできない。第１に、アドレ
スの復号のために使用されるビットの安定性を確保する
ため、受けた初めのｑアドレスビットを記憶できること
が必要である。第２に、明確（ｋ−ｑ＞１であれば）か
つ安定な方法で出力マルチプレクシング回路を制御でき
るようにするため、受けた残りの〔ｋ−ｑ〕アドレスを
記憶できることも必要である。
端子に直接接続された単一シフトレジスタ型の入力レジ
スタに動作を限定することはできない。第１に、アドレ
スの復号のために使用されるビットの安定性を確保する
ため、受けた初めのｑアドレスビットを記憶できること
が必要である。第２に、明確（ｋ−ｑ＞１であれば）か
つ安定な方法で出力マルチプレクシング回路を制御でき
るようにするため、受けた残りの〔ｋ−ｑ〕アドレスを
記憶できることも必要である。
【００２１】好ましい態様において、本発明は、第１の
アドレスに対応する第１のワードの内容の読出し後、メ
モリの第２のワードの内容により表される第２の２進情
報要素をメモリがデータ出力端子に自動的に出力するよ
うないわゆるシーケンシャル読出しモードをメモリが有
する方法を提供する。
アドレスに対応する第１のワードの内容の読出し後、メ
モリの第２のワードの内容により表される第２の２進情
報要素をメモリがデータ出力端子に自動的に出力するよ
うないわゆるシーケンシャル読出しモードをメモリが有
する方法を提供する。
【００２２】シリアルアクセスメモリは、外部から受け
たアドレスがアドレスカウンタに格納され、その受けた
アドレスに対応する情報が外部に出力されるとすぐに、
格納されたアドレスが自動的に変更されて、外部の介在
なしに、その後に続くワードの内容に対応する情報要素
が自動的に出力されるような読出しモードを有する。実
際、アドレスの変更は、アドレスのインクリメントが最
も普通である。
たアドレスがアドレスカウンタに格納され、その受けた
アドレスに対応する情報が外部に出力されるとすぐに、
格納されたアドレスが自動的に変更されて、外部の介在
なしに、その後に続くワードの内容に対応する情報要素
が自動的に出力されるような読出しモードを有する。実
際、アドレスの変更は、アドレスのインクリメントが最
も普通である。
【００２３】同時に、本発明は、入力レジスタがは、２
進アドレスカウンタである、メモリを提供する。
進アドレスカウンタである、メモリを提供する。
【００２４】勿論、標準的なメモリの場合とは異なり、
シーケンシャル読出しモードでは、初めのｑアドレスビ
ットに対応するサブレジスタのｑセルの内容の方法上の
変更はない。これら内容は、第２のワードが第１のワー
ドとは異なる初めのｑアドレスビットを有しない限り、
変更されない。格納された残りの〔ｋ−ｑ〕ビットは初
めのｑアドレスビットの変更が必要かどうかを判別する
ために使用される。
シーケンシャル読出しモードでは、初めのｑアドレスビ
ットに対応するサブレジスタのｑセルの内容の方法上の
変更はない。これら内容は、第２のワードが第１のワー
ドとは異なる初めのｑアドレスビットを有しない限り、
変更されない。格納された残りの〔ｋ−ｑ〕ビットは初
めのｑアドレスビットの変更が必要かどうかを判別する
ために使用される。
【００２５】
【発明の実施の形態】図１と図２は、例えば、周知の半
導体技術により製造されたＥＥＰＲＯＭ型メモリであ
る、メモリ１を示す。
導体技術により製造されたＥＥＰＲＯＭ型メモリであ
る、メモリ１を示す。
【００２６】例えば、このメモリ１は、各ワードがｂ個
の基本メモリセルにより形成されるｍワード（ＷＯから
Ｗ２５５）から各行が構成されたｌ行に構成されてい
る。
の基本メモリセルにより形成されるｍワード（ＷＯから
Ｗ２５５）から各行が構成されたｌ行に構成されてい
る。
【００２７】標準的な方法では、ｌ、ｍ，ｂは２の冪と
等しい整数となる。以下、説明において、ｌ＝ｍ＝２ 4
＝１６、およびｂ＝２ 3 ＝８とする。
等しい整数となる。以下、説明において、ｌ＝ｍ＝２ 4
＝１６、およびｂ＝２ 3 ＝８とする。
【００２８】各ワードごとに、典型的に、２k＝ｌ＊ｍ
を満足するｋビットに符号化されたアドレスＡＤＤが与
えられる。以下の説明において、ｋ＝８とし、アドレス
の上位４ビットが、選択したい行を決定し、アドレスの
下位４ビットが、その選択したい行において読出したい
ワードを決定すると理解されたい。
を満足するｋビットに符号化されたアドレスＡＤＤが与
えられる。以下の説明において、ｋ＝８とし、アドレス
の上位４ビットが、選択したい行を決定し、アドレスの
下位４ビットが、その選択したい行において読出したい
ワードを決定すると理解されたい。
【００２９】本発明によれば、この方法は、アドレスＡ
ＤＤの初めのｑ（＝ｋ−ｐ）ビットを受けた時に、その
アドレスＡＤＤの復号を開始する。ここで、ｑとｐは整
数であり、ｐ＜ｋである。メモリには２kワードがあ
る。ｑアドレスビットに対して、受けたこれらｑアドレ
スビットと初めのｑアドレスビットが同じアドレスを有
するワードは、２pワードある。従って、受けた初めの
ｑアドレスビットに基づいて、２p個の２進情報要素が
取り出される。
ＤＤの初めのｑ（＝ｋ−ｐ）ビットを受けた時に、その
アドレスＡＤＤの復号を開始する。ここで、ｑとｐは整
数であり、ｐ＜ｋである。メモリには２kワードがあ
る。ｑアドレスビットに対して、受けたこれらｑアドレ
スビットと初めのｑアドレスビットが同じアドレスを有
するワードは、２pワードある。従って、受けた初めの
ｑアドレスビットに基づいて、２p個の２進情報要素が
取り出される。
【００３０】そのため、ワードは、２pワード群に分け
られ、各ワード群は次のように読出し回路が設けられ
る。各ワード群において、ワードは、初めのｑアドレス
ビットが互いに異なる、ワードは、残りのｐアドレスビ
ットが同一である。実施例において、ｐは１と等しくな
っている。
られ、各ワード群は次のように読出し回路が設けられ
る。各ワード群において、ワードは、初めのｑアドレス
ビットが互いに異なる、ワードは、残りのｐアドレスビ
ットが同一である。実施例において、ｐは１と等しくな
っている。
【００３１】従って、アドレスＡＤＤをシリアルに受け
たとすると、このアドレスの復号は、最下位ビットがま
だ入力に現れないうちに開始する。これは、この条件に
おいて、受けた初めのビットに基づいて、選択すべき行
を確実に決定できる一方、読出したい特定のワードに関
しては、或る程度の不確実さが残ることを意味する。ｐ
＝１の場合、メモリは、２つの半（メモリ）アレイＭ１
とＭ２により形成され、半アレイＭ１は、例えば、最後
のアドレスビットが１と等しいメモリ空間に対応し、他
方の半アレイＭ２は、最後のアドレスビットが０と等し
いメモリ空間に対応すると考えられる。メモリアレイ
は、偶数パリテイ半アレイと奇数パリテイ半アレイとに
分けられる。
たとすると、このアドレスの復号は、最下位ビットがま
だ入力に現れないうちに開始する。これは、この条件に
おいて、受けた初めのビットに基づいて、選択すべき行
を確実に決定できる一方、読出したい特定のワードに関
しては、或る程度の不確実さが残ることを意味する。ｐ
＝１の場合、メモリは、２つの半（メモリ）アレイＭ１
とＭ２により形成され、半アレイＭ１は、例えば、最後
のアドレスビットが１と等しいメモリ空間に対応し、他
方の半アレイＭ２は、最後のアドレスビットが０と等し
いメモリ空間に対応すると考えられる。メモリアレイ
は、偶数パリテイ半アレイと奇数パリテイ半アレイとに
分けられる。
【００３２】メモリ１は、読出したい１つのワードのア
ドレスＡＤＤをシリアル受けるアドレス入力端子２と、
アドレスビットを受ける入力レジスタＲＩと、受けたア
ドレスＡＤＤに対応する２進情報要素ＤＡＴＡを、標準
的な方法で、外部に、シリアルに出力するデータ出力端
子３と、メモリの外部で発生し、メモリ１の動作速度を
設定するクロック信号ＣＬＫを受ける入力端子４と、読
出し制御論理信号ＲＥＡＤを受ける入力端子５（１例で
は、ＲＥＡＤ＝１の時、メモリのワードが読出される）
と、各半アレイのｌ行のうち１行を選択する行デコード
回路ＬＤ、２つの（すなわち、２p）マルチプレクサＭ
ＵＸ１とＭＵＸ２を制御して、これらマルチプレクサに
よって、半アレイ毎に、行デコード回路により選択され
た行の内の読出すべき１ワードを選択する列デコード回
路ＣＤとを具備している。
ドレスＡＤＤをシリアル受けるアドレス入力端子２と、
アドレスビットを受ける入力レジスタＲＩと、受けたア
ドレスＡＤＤに対応する２進情報要素ＤＡＴＡを、標準
的な方法で、外部に、シリアルに出力するデータ出力端
子３と、メモリの外部で発生し、メモリ１の動作速度を
設定するクロック信号ＣＬＫを受ける入力端子４と、読
出し制御論理信号ＲＥＡＤを受ける入力端子５（１例で
は、ＲＥＡＤ＝１の時、メモリのワードが読出される）
と、各半アレイのｌ行のうち１行を選択する行デコード
回路ＬＤ、２つの（すなわち、２p）マルチプレクサＭ
ＵＸ１とＭＵＸ２を制御して、これらマルチプレクサに
よって、半アレイ毎に、行デコード回路により選択され
た行の内の読出すべき１ワードを選択する列デコード回
路ＣＤとを具備している。
【００３３】メモリ１は、更に、クロック信号ＣＬＫと
読出し制御信号ＲＥＡＤを受けて、メモリ１の動作を適
切に同期させる制御信号をメモリ内の様々な回路に送る
制御回路ＣＣと、選択された２つのワードから２つの２
進データ素子を取り出するため、半アレイＭ１とＭ２の
１つにそれぞれ１つが付属した、２つの読出し回路ＳＡ
１とＳＡ２と、取り出された２p２進情報要素の１つを
（制御回路ＣＣから受けた選択信号の状態に従って）選
択して、その取り出し選択した情報要素を外部に出力す
るための、２pパラレル入力と１つのパラレル出力とを
有する出力マルチプレクサＭＵＸＳと、出力レジスタＲ
Ｏとを備える。典型的に、この出力レジスタは、パラレ
ル入力／シリアル出力のシフトレジスタである。出力レ
ジスタＲＯの入力は、出力マルチプレクサＭＵＸＳの出
力に接続され、出力レジスタＲＯの出力は、出力端子３
に接続されている。（情報要素がｂ＝８ビットに符号化
されているとの）上記条件によれば、この出力レジスタ
ＲＯは、当然、８つのセルにより形成されている。
読出し制御信号ＲＥＡＤを受けて、メモリ１の動作を適
切に同期させる制御信号をメモリ内の様々な回路に送る
制御回路ＣＣと、選択された２つのワードから２つの２
進データ素子を取り出するため、半アレイＭ１とＭ２の
１つにそれぞれ１つが付属した、２つの読出し回路ＳＡ
１とＳＡ２と、取り出された２p２進情報要素の１つを
（制御回路ＣＣから受けた選択信号の状態に従って）選
択して、その取り出し選択した情報要素を外部に出力す
るための、２pパラレル入力と１つのパラレル出力とを
有する出力マルチプレクサＭＵＸＳと、出力レジスタＲ
Ｏとを備える。典型的に、この出力レジスタは、パラレ
ル入力／シリアル出力のシフトレジスタである。出力レ
ジスタＲＯの入力は、出力マルチプレクサＭＵＸＳの出
力に接続され、出力レジスタＲＯの出力は、出力端子３
に接続されている。（情報要素がｂ＝８ビットに符号化
されているとの）上記条件によれば、この出力レジスタ
ＲＯは、当然、８つのセルにより形成されている。
【００３４】以下の動作の説明に基づいて当業者は格別
の問題なく回路を製造できるので、回路の論理構成の詳
述は省略する。
の問題なく回路を製造できるので、回路の論理構成の詳
述は省略する。
【００３５】入力レジスタＲＩは、次の２つのレジスタ
により形成される。すなわち、受けたアドレスＡＤＤの
初めのｑビットを格納するシリアル入力とパラレル出力
を有する第１のサブレジスタＲＩ１と、受けたアドレス
ＡＤＤの残りの〔ｋ−ｑ〕ビットを格納するシリアル入
力とパラレル出力を有する（セル１つのみにより形成さ
れる）第２のサブレジスタＲＩ２とにより形成されてい
る。
により形成される。すなわち、受けたアドレスＡＤＤの
初めのｑビットを格納するシリアル入力とパラレル出力
を有する第１のサブレジスタＲＩ１と、受けたアドレス
ＡＤＤの残りの〔ｋ−ｑ〕ビットを格納するシリアル入
力とパラレル出力を有する（セル１つのみにより形成さ
れる）第２のサブレジスタＲＩ２とにより形成されてい
る。
【００３６】２つのサブレジスタＲＩ１とＲＩ２は、そ
れぞれ入力をアドレス入力端子２に接続したシフトレジ
スタである。
れぞれ入力をアドレス入力端子２に接続したシフトレジ
スタである。
【００３７】サブレジスタＲＩ１のパラレル出力は、デ
コード回路ＬＤとＣＤに接続されている。サブレジスタ
ＲＩ１のセルの内の４つは、行デコード回路ＬＤに接続
され、他の３つのセルは、列デコード回路ＣＤに接続さ
れる。なお、同等な容量を有する標準的なメモリと比較
して、列デコード回路は、４ビットではなく３ビットを
処理するため、サイズが小さいことに注目されたい。
コード回路ＬＤとＣＤに接続されている。サブレジスタ
ＲＩ１のセルの内の４つは、行デコード回路ＬＤに接続
され、他の３つのセルは、列デコード回路ＣＤに接続さ
れる。なお、同等な容量を有する標準的なメモリと比較
して、列デコード回路は、４ビットではなく３ビットを
処理するため、サイズが小さいことに注目されたい。
【００３８】サブレジスタＲＩ１は、シフト制御論理信
号ＳＲ１を受ける。ＳＲ１＝１のとき、セルの内容は、
クロック信号の前縁に応答して１セルづつシフトされ
る。
号ＳＲ１を受ける。ＳＲ１＝１のとき、セルの内容は、
クロック信号の前縁に応答して１セルづつシフトされ
る。
【００３９】サブレジスタＲＩ２のパラレル出力（本実
施例の場合、ｋ−ｑ＝１であるからシリアル出力であ
る）は、制御回路ＣＣに接続される。ＡＤ０はサブレジ
スタＲＩ２の内容である。サブレジスタＲＩ２は、シフ
ト制御論理信号ＳＲ２を受ける。ＳＲ２＝１のとき、セ
ルの内容は、クロック信号の前縁に応答して１セルづつ
シフトされる。
施例の場合、ｋ−ｑ＝１であるからシリアル出力であ
る）は、制御回路ＣＣに接続される。ＡＤ０はサブレジ
スタＲＩ２の内容である。サブレジスタＲＩ２は、シフ
ト制御論理信号ＳＲ２を受ける。ＳＲ２＝１のとき、セ
ルの内容は、クロック信号の前縁に応答して１セルづつ
シフトされる。
【００４０】シーケンシャル読出しモードを持たないメ
モリ（図１に示す場合） 初めのｑアドレスビットを受けると、これらビットはサ
ブレジスタＲＩ１に格納される。
モリ（図１に示す場合） 初めのｑアドレスビットを受けると、これらビットはサ
ブレジスタＲＩ１に格納される。
【００４１】残りのｐアドレスビットを受けると、これ
らビットはサブレジスタＲＩ２に格納される。このと
き、制御信号ＳＲ１は、０と等しい状態に保持されて、
サブレジスタＲＩ１の内容が変更されないようにする。
らビットはサブレジスタＲＩ２に格納される。このと
き、制御信号ＳＲ１は、０と等しい状態に保持されて、
サブレジスタＲＩ１の内容が変更されないようにする。
【００４２】ワードの読出しは、つぎの段階からなる。 読出したいワードの初めの７アドレスビットを第１
のサブレジスタＲＩ１にシリアルに受けて格納する（Ｓ
Ｒ１＝１）。 最後のアドレスビットを第２のサブレジスタＲＩ２
のセルに受けて格納する（ＳＲ２＝１とＳＲ１＝０）こ
とと並行して、受けた初めの７アドレスビットを行デコ
ード回路ＬＤと列デコード回路ＣＤにより復号し、受け
た初めの７アドレスビットに初めの７アドレスが一致す
る、２つの半アレイＭ１とＭ２の内のワードに読出し回
路ＳＡ１とＳＡ２をそれそれ接続し、それら２つのワー
ドにより表される２進情報要素を、読出し回路ＳＡ１と
ＳＡ２によって取り出し、 制御回路ＣＣによって残りのアドレスビット（ＡＤ
０）を復号し（すなわち、出力マルチプレクサに与えら
れる選択信号を発生し）、受けた８アドレスビットに一
致するアドレスを有するワードの内容によって表される
２進情報要素を、出力マルチプレクサＭＵＸＳと出力レ
ジスタＲＯによって出力データ端子３に出力する。実際
には、ｐ＝１であるので、出力マルチプレクサＭＵＸＳ
の制御入力にサブレジスタＲＩ２の出力を接続すること
によって、出力マルチプレクサＭＵＸＳを直接制御する
ことができる。
のサブレジスタＲＩ１にシリアルに受けて格納する（Ｓ
Ｒ１＝１）。 最後のアドレスビットを第２のサブレジスタＲＩ２
のセルに受けて格納する（ＳＲ２＝１とＳＲ１＝０）こ
とと並行して、受けた初めの７アドレスビットを行デコ
ード回路ＬＤと列デコード回路ＣＤにより復号し、受け
た初めの７アドレスビットに初めの７アドレスが一致す
る、２つの半アレイＭ１とＭ２の内のワードに読出し回
路ＳＡ１とＳＡ２をそれそれ接続し、それら２つのワー
ドにより表される２進情報要素を、読出し回路ＳＡ１と
ＳＡ２によって取り出し、 制御回路ＣＣによって残りのアドレスビット（ＡＤ
０）を復号し（すなわち、出力マルチプレクサに与えら
れる選択信号を発生し）、受けた８アドレスビットに一
致するアドレスを有するワードの内容によって表される
２進情報要素を、出力マルチプレクサＭＵＸＳと出力レ
ジスタＲＯによって出力データ端子３に出力する。実際
には、ｐ＝１であるので、出力マルチプレクサＭＵＸＳ
の制御入力にサブレジスタＲＩ２の出力を接続すること
によって、出力マルチプレクサＭＵＸＳを直接制御する
ことができる。
【００４３】図１に示す実施例は、１つの例として説明
されている。事実、市販のシリアルアクセスメモリのほ
とんどは、シーケンシャル読出しモードで動作する。
されている。事実、市販のシリアルアクセスメモリのほ
とんどは、シーケンシャル読出しモードで動作する。
【００４４】シーケンシャル読出しモードを持つメモリ
（図２に示す場合） 図１と比較して、つぎのような違いがある。メモリは、
シーケンシャル読出しモードに入ることができる制御論
理信号ＳＲを受ける制御入力端子６を有する。ＳＲ＝１
がシーケンシャル読出しモードに対応するものとする。
入力レジスタＲＩは２進アドレスカウンタとして動作す
る。第１と第２のサブレジスタＲＩ１、ＲＩ２は単なる
シフトレジスタではない。シーケンシャル読出しモード
は、サブレジスタＲＩ１、ＲＩ２の内容がメモリ内部で
変更できることを想定している。入力レジスタＲＩは
（制御論理信号ＩＮＣによって）制御回路ＣＣにより制
御され、（例えば、信号ＩＮＣが論理状態１であれば）
前記カウンタの内容を（典型的にはインクリメント１
で）自動変更する。
（図２に示す場合） 図１と比較して、つぎのような違いがある。メモリは、
シーケンシャル読出しモードに入ることができる制御論
理信号ＳＲを受ける制御入力端子６を有する。ＳＲ＝１
がシーケンシャル読出しモードに対応するものとする。
入力レジスタＲＩは２進アドレスカウンタとして動作す
る。第１と第２のサブレジスタＲＩ１、ＲＩ２は単なる
シフトレジスタではない。シーケンシャル読出しモード
は、サブレジスタＲＩ１、ＲＩ２の内容がメモリ内部で
変更できることを想定している。入力レジスタＲＩは
（制御論理信号ＩＮＣによって）制御回路ＣＣにより制
御され、（例えば、信号ＩＮＣが論理状態１であれば）
前記カウンタの内容を（典型的にはインクリメント１
で）自動変更する。
【００４５】サブレジスタＲＩ１、ＲＩ２は、制御論理
信号ＩＮＣを受けて、（例えば、制御論理信号の前縁に
応答して）その内容を１単位インクリメントする。
信号ＩＮＣを受けて、（例えば、制御論理信号の前縁に
応答して）その内容を１単位インクリメントする。
【００４６】さらにまた、サブレジスタＲＩ２は、桁上
がり論理信号ＣＲＩ２を出力する１つの出力を有する。
この信号ＣＲＩ２は、サブレジスタＲＩ２の内容のイン
クリメントの後このレジスタに格納されたすべてのビッ
トはゼロ（０）であるとき、所定の状態、例えば、状態
１となる。これは、インクリメント前、このレジスタに
格納されるすべてのビットが１である場合に対応する。
一般に、これは、インクリメント前に読み取ったワード
のアドレスの次のアドレスにあるワードを読出したい場
合は、サブレジスタＲＩ１の内容を変更する必要がある
ことに相当する。したがって、信号ＩＮＣに加え、信号
ＣＲＩ２がサブレジスタＲＩ１に与えられ、、同時にＩ
ＮＣとＣＲＩ２＝１のときだけ、ＩＮＣとＣＲＩ２＝１
の前縁に応答して、サブレジスタＲＩ１の内容がインク
リメントされる。読出し回路ＳＡ１とＳＡ２は各々、そ
れぞれＲＥＡＤ１とＲＥＡＤ２で表す読出し制御信号を
受ける。
がり論理信号ＣＲＩ２を出力する１つの出力を有する。
この信号ＣＲＩ２は、サブレジスタＲＩ２の内容のイン
クリメントの後このレジスタに格納されたすべてのビッ
トはゼロ（０）であるとき、所定の状態、例えば、状態
１となる。これは、インクリメント前、このレジスタに
格納されるすべてのビットが１である場合に対応する。
一般に、これは、インクリメント前に読み取ったワード
のアドレスの次のアドレスにあるワードを読出したい場
合は、サブレジスタＲＩ１の内容を変更する必要がある
ことに相当する。したがって、信号ＩＮＣに加え、信号
ＣＲＩ２がサブレジスタＲＩ１に与えられ、、同時にＩ
ＮＣとＣＲＩ２＝１のときだけ、ＩＮＣとＣＲＩ２＝１
の前縁に応答して、サブレジスタＲＩ１の内容がインク
リメントされる。読出し回路ＳＡ１とＳＡ２は各々、そ
れぞれＲＥＡＤ１とＲＥＡＤ２で表す読出し制御信号を
受ける。
【００４７】次のようにする： ＲＥＡＤ１＝ＳＲ＊ＲＥＡＤ＊ＡＤ０＋ＲＥＡＤ＊／ＳＲ ＲＥＡＤ２＝ＳＲ＊ＲＥＡＤ＊／ＡＤ０＋ＲＥＡＤ＊／ＳＲ ＊は論理積を表し、＋は論理和を表し、／は反転信号を
表す。
表す。
【００４８】アドレスからの情報の取り出しに関し、ア
ドレスが、アドレス入力端子２によりメモリに与えられ
るか、内部で発生するかにより、２つのケースに分ける
ことができる。
ドレスが、アドレス入力端子２によりメモリに与えられ
るか、内部で発生するかにより、２つのケースに分ける
ことができる。
【００４９】１ アドレスを外部から受ける場合 この例は図１に示す動作と同様な動作態様に相当する。
【００５０】ワードを読出すには、図１に示す例と同様
な方法で、初めのｑビットは行デコードと列デコード回
路ＬＤ、ＣＤにより使用され、残りのｐビットは制御回
路ＣＣにより使用される。
な方法で、初めのｑビットは行デコードと列デコード回
路ＬＤ、ＣＤにより使用され、残りのｐビットは制御回
路ＣＣにより使用される。
【００５１】メモリセルから取り出された２pの情報要
素が読出されると（もちろん、ＲＥＡＤ１＝ＲＥＡＤ２
＝ＲＥＡＤである）、受けたｋビットに対応する情報が
出力マルチプレサーＭＵＸＳ（ＡＤＤによる選択）によ
って出力レジスタＲＯに格納される。ついで、出力レジ
スタＲＯにおけるシフトによって、情報要素はデータ出
力端子に出力される。
素が読出されると（もちろん、ＲＥＡＤ１＝ＲＥＡＤ２
＝ＲＥＡＤである）、受けたｋビットに対応する情報が
出力マルチプレサーＭＵＸＳ（ＡＤＤによる選択）によ
って出力レジスタＲＯに格納される。ついで、出力レジ
スタＲＯにおけるシフトによって、情報要素はデータ出
力端子に出力される。
【００５２】２ シーケンシャル読出し シーケンシャル読出しモードにおいて、最初に与えられ
たアドレスに対応する情報要素の出力に続いて、アドレ
スは、他の情報要素を外部に連続的に出力するように、
外部からの介在なしに、変更される。
たアドレスに対応する情報要素の出力に続いて、アドレ
スは、他の情報要素を外部に連続的に出力するように、
外部からの介在なしに、変更される。
【００５３】従来のように、上記した最初のアドレス
は、次のアドレスにあるワードに格納されている情報を
与えるため、１単位インクリメントされるとする。
は、次のアドレスにあるワードに格納されている情報を
与えるため、１単位インクリメントされるとする。
【００５４】つぎの段階が行われる。 ｋアドレスビットを外部から受けて、対応する情報
をデータ出力端子に出力する。 データ出力端子への情報の出力と並行して、第２の
サブレジスタＲＩ２の内容を１単位インクリメントし、
第１のサブレジスタＲＩ１を（ＣＲＩ２の関数として
の）条件付きでインクリメントし、インクリメント後、
サブレジスタＲＩ１の内容を復号し、 ＲＥＡＤ１とＲＥＡＤ２の状態を決定する、インク
リメント後のサブレジスタＲＩ２の内容ＡＤ０の関数と
して適切な読出し回路ＳＡ１またはＳＡ２によって所望
情報を取り出す。
をデータ出力端子に出力する。 データ出力端子への情報の出力と並行して、第２の
サブレジスタＲＩ２の内容を１単位インクリメントし、
第１のサブレジスタＲＩ１を（ＣＲＩ２の関数として
の）条件付きでインクリメントし、インクリメント後、
サブレジスタＲＩ１の内容を復号し、 ＲＥＡＤ１とＲＥＡＤ２の状態を決定する、インク
リメント後のサブレジスタＲＩ２の内容ＡＤ０の関数と
して適切な読出し回路ＳＡ１またはＳＡ２によって所望
情報を取り出す。
【００５５】例えば、出力レジスタに記憶されている情
報ビットの半分がデータ出力端子に実際に出力されてい
ると、インクリメントをすることができる。重要なこと
は、出力レジスタの最終ビットの出力を待って、次の読
出し動作を行う必要がないことである。これが最大許容
クロック周波数を効果的に下げることなる。言い換えれ
ば、シーケンシャル読出しモードにおいても、非シーケ
ンシャル読出しモードの場合（または、正確には、アド
レスが外部からり与えられる場合）の内部アクセス時間
と少なくとも等しい内部アクセス時間の利益が得られる
利点がある。
報ビットの半分がデータ出力端子に実際に出力されてい
ると、インクリメントをすることができる。重要なこと
は、出力レジスタの最終ビットの出力を待って、次の読
出し動作を行う必要がないことである。これが最大許容
クロック周波数を効果的に下げることなる。言い換えれ
ば、シーケンシャル読出しモードにおいても、非シーケ
ンシャル読出しモードの場合（または、正確には、アド
レスが外部からり与えられる場合）の内部アクセス時間
と少なくとも等しい内部アクセス時間の利益が得られる
利点がある。
【００５６】図示した例において、半アレイの第１のワ
ードの第１のアドレス（ＡＤ０が０へ）を外部から受け
た仮定する。この第１のアドレスのインクリメント（Ａ
Ｄ０が１へ）は、半アレイＭ１にある第２のワードの第
２のアドレスを与える。第１、第２のアドレスの初めの
ｑビットは同一である。第２のワードの内容を読出すた
めに、サブレジスタＲＩ１に格納されているｑビットは
変更されない（ＣＲＩ２＝０）。ＲＥＡＤ１＝／ＲＥＡ
Ｄ２＝１である。
ードの第１のアドレス（ＡＤ０が０へ）を外部から受け
た仮定する。この第１のアドレスのインクリメント（Ａ
Ｄ０が１へ）は、半アレイＭ１にある第２のワードの第
２のアドレスを与える。第１、第２のアドレスの初めの
ｑビットは同一である。第２のワードの内容を読出すた
めに、サブレジスタＲＩ１に格納されているｑビットは
変更されない（ＣＲＩ２＝０）。ＲＥＡＤ１＝／ＲＥＡ
Ｄ２＝１である。
【００５７】半アレイＭ２にある次のワードを読出すた
めに、下記の段階が行われる。 制御信号ＩＮＣによって、サブレジスタＲＩ２（Ａ
Ｄ０＝０とＣＲＩ２＝１）の内容をインクリメントし、
サブレジスタＲＩ１（第ｑ番目のアドレスビットと、お
そらく他のアドレスビットの内の１つ以上のビットの変
更）の内容をインクリメントし、 インクリメント後サブレジスタＲＩ１に格納されて
いるｑビットをデコード回路ＬＤとＣＤによって復号
し、 読出し回路ＳＡ２（ＲＥＡＤ２＝／ＲＥＡＤ１＝
１）によって、インクリメント後のアドレスに対応する
ワードを読出し、 出力レジスタに、取り出した２進情報を格納し、 情報を出力する。
めに、下記の段階が行われる。 制御信号ＩＮＣによって、サブレジスタＲＩ２（Ａ
Ｄ０＝０とＣＲＩ２＝１）の内容をインクリメントし、
サブレジスタＲＩ１（第ｑ番目のアドレスビットと、お
そらく他のアドレスビットの内の１つ以上のビットの変
更）の内容をインクリメントし、 インクリメント後サブレジスタＲＩ１に格納されて
いるｑビットをデコード回路ＬＤとＣＤによって復号
し、 読出し回路ＳＡ２（ＲＥＡＤ２＝／ＲＥＡＤ１＝
１）によって、インクリメント後のアドレスに対応する
ワードを読出し、 出力レジスタに、取り出した２進情報を格納し、 情報を出力する。
【００５８】勿論、本発明は、上記の実施例に限定され
るものではなく、他の改良及び拡張を、本発明の構想か
ら逸脱することなく行うことができる。特に、メモリセ
ルは３以上の多数の群に構成できる。この場合、メモリ
内部でみたアクセス時間は増大し、消費電力もメモリの
占有スペースも対応した増大する。
るものではなく、他の改良及び拡張を、本発明の構想か
ら逸脱することなく行うことができる。特に、メモリセ
ルは３以上の多数の群に構成できる。この場合、メモリ
内部でみたアクセス時間は増大し、消費電力もメモリの
占有スペースも対応した増大する。
【００５９】さらにまた、２p出力レジスタを使用し、
その各々に読出し回路の１つを付属させ、出力マルチプ
レクサをこれら出力レジスタとデータ出力端子間に設け
ること可能である。その時、シーケンシャル読出しモー
ドで、常に、２pワードを読出し、データ出力端子にこ
れらワードの連続に出力することができる。従って、初
めのｑアドレスビットを変更しない限り、効果的な読出
しはできない。
その各々に読出し回路の１つを付属させ、出力マルチプ
レクサをこれら出力レジスタとデータ出力端子間に設け
ること可能である。その時、シーケンシャル読出しモー
ドで、常に、２pワードを読出し、データ出力端子にこ
れらワードの連続に出力することができる。従って、初
めのｑアドレスビットを変更しない限り、効果的な読出
しはできない。
【図１】 本発明によるメモリ構成を示す。
【図２】 シーケンシャル読出しモードを使用できる、
本発明による他のメモリ構成を示す。
本発明による他のメモリ構成を示す。
１ メモリ ２ アドレス入力端子 ３ データ出力端子 ４、５ 入力端子 ６ 制御入力端子 ＲＩ 入力レジスタ ＬＤ 行デコード回路 ＣＤ 列デコード回路 ＳＡ 読出し回路 ＭＵＸＳ 出力マルチプレクサ ＲＯ 出力レジスタ
フロントページの続き (56)参考文献 特開 平６−111572（ＪＰ，Ａ) 特開 昭62−252591（ＪＰ，Ａ) 特開 昭60−253084（ＪＰ，Ａ) 特開 平６−176559（ＪＰ，Ａ) 特開 昭61−144800（ＪＰ，Ａ) 特開 平６−236680（ＪＰ，Ａ) 米国特許5093805（ＵＳ，Ａ)
Claims (10)
- 【請求項１】 複数ワードがマトリクスを形成するよう
に配列されてメモリが構成されており、各ワードの内容
が２進情報要素を表し、各ワードがｋビットに２進モー
ドで符号化されたアドレスでアクセスでき（ｋは１より
大きい整数）、アドレスビットがアドレス入力端子を介
してメモリにシリアルに供給される、集積回路メモリの
ワードの内容を読出す方法であって、１ワードの内容を
読出すために、 読出したい１ワードのアドレスの初めのｑビットをシリ
アルに受けて（ｑはｋより小さい整数）、 前記アドレスの残りの〔ｋ−ｑ〕ビットを受けることと
並行して、前記アドレスの前記受けた初めのｑビットを
復号し、前記アドレスの前記受けた初めのｑビットと一
致する初めのｑアドレスビットを有する２ ｋ−ｑ ワード
にそれぞれの読出し回路を接続して、前記２ ｋ−ｑ ワー
ドの内容が表す２進情報要素を同時に取り出し、 読出したい１ワードの前記アドレスの前記受けた残りの
〔ｋ−ｑ〕ビットを復号して、前記アドレスの前記受け
た初めのｑビットと一致する初めのｑアドレスビットを
有する前記２ ｋ−ｑ ワードの内容が表す２進情報要素か
ら、前記受けた残りの〔ｋ−ｑ〕ビットと一致する残り
の〔ｋ−ｑ〕ビットを有するワードの内容が表す２進情
報要素を選択して、メモリのデータ出力端子に出力する
ことを特徴とする集積回路メモリのワードの内容を読出
す方法。 - 【請求項２】 メモリは、第１のアドレスに対応する第
１のワードの内容の読出し後、メモリの第２ワードの内
容により表される第２の２進情報要素をデータ出力端子
に自動的に出力するシーケンシャル読出しモードを有す
ることを特徴とする請求項１記載の方法。 - 【請求項３】 第２のワードのアドレスの復号を、第１
ワードの内容により表される２進情報を前記データ出力
端子に出力している間に、行うことを特徴とする請求項
２記載の方法。 - 【請求項４】 シーケンシャル読出しモードで、一度に
１つの２進情報要素を取り出すことを特徴とする請求項
２から３のいずれかに記載の方法。 - 【請求項５】 複数ワードに構成されており、各ワード
の内容が２進情報要素を表し、各ワードが、ｋビットに
２進モードで符号化されたアドレスでアクセスでき（ｋ
は１より大きい整数）、アドレスビットがシリアルに供
給される集積回路メモリであって、 アドレスビットをシリアルに受けるアドレス入力端子
と、 アドレスされたワードの内容に対応する２進情報要素を
出力するデータ出力端子と、 受けたアドレスビットを記憶する入力レジスタと、 受けたアドレスビットを復号する回路と、複数の ワードを複数の読出し回路にそれぞれ接続する回
路とを具備しており、 前記ワードが、各々複数のワードからなる２ ｋ−ｑ 個の
ワード群に構成されており、各ワード群毎に、同一ワー
ド群に含まれる複数のワードのアドレスは、初めのｑア
ドレスビットが互いに異なり、残りの〔ｋ−ｑ〕アドレ
スビットが同一であり（ｑはｋより小さい整数）、 各ワード群に一つずつ読出し回路が設けられ、メモリが
アドレスの初めのｑアドレスビットを受けると、当該ア
ドレスの残りの〔ｋ−ｑ〕アドレスビットを受けている
間に、各読出し回路は、前記受けた初めのｑアドレスビ
ットに対応するワードの内容により表される２進情報
を、当該読出し回路に対応するワード群から取り出し、
その結果、全読出し回路から、２ ｋ−ｑ ワードの内容に
より表される２進情報が同時に出力され、 集積回路メモリが更に、前記残りの〔ｋ−ｑ〕アドレス
ビットを受けた後、全読出し回路から出力された２
ｋ−ｑ ワードの内容により表される２進情報から、受け
た併せてｋアドレスビットと一致するアドレスを有する
ワードの内容により表される２進情報を選択して、前記
データ出力端子に出力する出力マルチプレクシング回路
を具備していることを特徴とする集積回路メモリ。 - 【請求項６】 前記入力レジスタは、それぞれｑ個のセ
ルと〔ｋ−ｑ〕個のセルから形成された２つのシフトサ
ブレジスタにより構成されていることを特徴とする請求
項５記載の集積回路メモリ。 - 【請求項７】 前記入力レジスタは、２進アドレスカウ
ンタであることを特徴とする請求項６記載の集積回路メ
モリ。 - 【請求項８】 前記入力レジスタの内容を変更する手段
を備える制御回路を更に有することを特徴とする請求項
７記載の集積回路メモリ。 - 【請求項９】 前記読出し回路により取り出された２進
情報要素を格納するために、前記読出し回路に接続され
た出力レジスタを備えることを特徴とする請求項５から
８のいずれか１項に記載の集積回路メモリ。 - 【請求項１０】 電気的にプログラマブルで消去可能メ
モリであることを特徴とする請求項５から９のいずれか
１項に記載の集積回路メモリ。
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