JP2002251886A - シリアル入出力メモリ - Google Patents
シリアル入出力メモリInfo
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Abstract
(57)【要約】
【課題】 外部入力クロックの周波数を高めても、正常
な読み出し動作可能なシリアル入出力メモリの提供。 【解決手段】 読み出しデータの通常の出力タイミング
に対して、内部読み出し動作を、少なくともアドレスデ
ータの最下位ビットＡ０が認識される外部入力クロック
のタイミングより前に開始させ、二つ以上の連続する論
理アドレス上のデータを同時に読み出させる。
な読み出し動作可能なシリアル入出力メモリの提供。 【解決手段】 読み出しデータの通常の出力タイミング
に対して、内部読み出し動作を、少なくともアドレスデ
ータの最下位ビットＡ０が認識される外部入力クロック
のタイミングより前に開始させ、二つ以上の連続する論
理アドレス上のデータを同時に読み出させる。
Description
【０００１】
【発明の属する技術分野】本発明は、シリアル入出力メ
モリのデータ読み出し動作に関する。
モリのデータ読み出し動作に関する。
【０００２】
【従来の技術】シリアル入出力メモリの従来の読み出し
動作においては、読み出しデータが出力されるクロック
パルスのタイミングに対して、内部の読み出し動作は半
サイクル前のタイミングで開始されていることが多い。
図10に従来の読み出し機構を有するＳＰＩバスシリアル
ＥＥＰＲＯＭの基本ブロック図を、図11にその内部読み
出しのタイミング図を示す。
動作においては、読み出しデータが出力されるクロック
パルスのタイミングに対して、内部の読み出し動作は半
サイクル前のタイミングで開始されていることが多い。
図10に従来の読み出し機構を有するＳＰＩバスシリアル
ＥＥＰＲＯＭの基本ブロック図を、図11にその内部読み
出しのタイミング図を示す。
【０００３】
【発明が解決しようとする課題】しかし、シリアル入出
力メモリの従来の読み出し動作では、外部入力クロック
の周波数を高くしていった場合、ロジック回路は動作す
るが、センスアンプをはじめとする、アナログ回路の動
作速度の限界で、誤動作するという問題点があった。
力メモリの従来の読み出し動作では、外部入力クロック
の周波数を高くしていった場合、ロジック回路は動作す
るが、センスアンプをはじめとする、アナログ回路の動
作速度の限界で、誤動作するという問題点があった。
【０００４】この発明は、シリアル入出力メモリの従来
の読み出し動作機構を改良して、上述のような問題点を
取り除くことを課題とする。
の読み出し動作機構を改良して、上述のような問題点を
取り除くことを課題とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明の読み出し動作機構は、シリアル入出力メモ
リに、読み出しデータが出力される通常のクロックパル
ス・タイミングに対して、内部の読み出し動作を、少な
くともアドレスデータの最下位ビットのデータが認識さ
れる外部入力クロックパルス・タイミングより前に開始
させるような回路機構を備えている。
に、本発明の読み出し動作機構は、シリアル入出力メモ
リに、読み出しデータが出力される通常のクロックパル
ス・タイミングに対して、内部の読み出し動作を、少な
くともアドレスデータの最下位ビットのデータが認識さ
れる外部入力クロックパルス・タイミングより前に開始
させるような回路機構を備えている。
【０００６】
【作用】本発明によれば、実際のアクセス時間は、出力
ドライバー回路の過渡応答時間だけで決まるため、セン
スアンプをはじめとするアナログ回路の特性改善を行な
うことなく、シリアル入出力メモリを高い動作周波数に
おいても動作させることが容易となる。
ドライバー回路の過渡応答時間だけで決まるため、セン
スアンプをはじめとするアナログ回路の特性改善を行な
うことなく、シリアル入出力メモリを高い動作周波数に
おいても動作させることが容易となる。
【０００７】
【発明の実施の形態】以下に、この発明の実施例を、図
面に基づいて説明する。
面に基づいて説明する。
【０００８】図１は、本発明の読み出し動作回路機構を
有するＳＰＩバスシリアルＥＥＰＲＯＭの基本的な構成
例を示すブロック図である。
有するＳＰＩバスシリアルＥＥＰＲＯＭの基本的な構成
例を示すブロック図である。
【０００９】図１において、読み出し命令が実行される
と、チップセレクト入力信号ＣＳＢが立ち下げられてか
ら、シリアル入力ＳＩからの読み出し命令セット（読み
出し命令コード（８ビット構成）＋アドレスデータ（Ａ
[１５：０]の１６ビット構成））の入力を、シリアルク
ロック入力信号ＳＣＫの立ち上がりエッジで、認識して
いく。
と、チップセレクト入力信号ＣＳＢが立ち下げられてか
ら、シリアル入力ＳＩからの読み出し命令セット（読み
出し命令コード（８ビット構成）＋アドレスデータ（Ａ
[１５：０]の１６ビット構成））の入力を、シリアルク
ロック入力信号ＳＣＫの立ち上がりエッジで、認識して
いく。
【００１０】このとき、クロック制御回路１はクロック
数をカウントしており、読み出し命令コードの８ビット
分のデータ入力を取り込むと、モードデコード回路２で
読み出しシーケンスとしての動作モードに入る。続いて
指定アドレスの16ビット分のデータを認識し始める。こ
の過程で、本例では、図２に示されているようにデータ
出力のタイミングである指定アドレスの最下位ビットの
データＡ０を認識するシリアルクロック入力ＳＣＫの立
ち下がりエッジの１．５サイクル前で、内部の読み出し
動作を開始させる。そのため、この１．５サイクルの期
間内で、アドレスデコーダ７からワードライン多重選択
回路６を経てメモリアレイ４を経てデータレジスタ３を
経てマルチセンスアンプ回路８の出力までの動作を実行
させることとなる。
数をカウントしており、読み出し命令コードの８ビット
分のデータ入力を取り込むと、モードデコード回路２で
読み出しシーケンスとしての動作モードに入る。続いて
指定アドレスの16ビット分のデータを認識し始める。こ
の過程で、本例では、図２に示されているようにデータ
出力のタイミングである指定アドレスの最下位ビットの
データＡ０を認識するシリアルクロック入力ＳＣＫの立
ち下がりエッジの１．５サイクル前で、内部の読み出し
動作を開始させる。そのため、この１．５サイクルの期
間内で、アドレスデコーダ７からワードライン多重選択
回路６を経てメモリアレイ４を経てデータレジスタ３を
経てマルチセンスアンプ回路８の出力までの動作を実行
させることとなる。
【００１１】図３に、このときの内部動作タイミングチ
ャートを示す。図３では、シーケンシャル読み出しで、
かつワードアドレスが切り替わる時を抽出している。
ャートを示す。図３では、シーケンシャル読み出しで、
かつワードアドレスが切り替わる時を抽出している。
【００１２】本例では、データ出力タイミングであるシ
リアルクロック入力ＳＣＫのクロックパルスＣ２４の立
ち下がりエッジの１．５サイクル前にあたるクロックパ
ルスＣ２３の立ち上がりエッジで内部読み出し動作を開
始させる。そのため、指定アドレスの最下位ビットのデ
ータＡ０が認識される前に内部読み出しを実行させなけ
ればならない。ゆえに、指定アドレスのＡ１５からＡ１
までのデータが同一で、Ａ０が１、Ａ０が０である連続
する論理アドレス上の２アドレス分のデータを、予め同
時に読み出す必要がある。
リアルクロック入力ＳＣＫのクロックパルスＣ２４の立
ち下がりエッジの１．５サイクル前にあたるクロックパ
ルスＣ２３の立ち上がりエッジで内部読み出し動作を開
始させる。そのため、指定アドレスの最下位ビットのデ
ータＡ０が認識される前に内部読み出しを実行させなけ
ればならない。ゆえに、指定アドレスのＡ１５からＡ１
までのデータが同一で、Ａ０が１、Ａ０が０である連続
する論理アドレス上の２アドレス分のデータを、予め同
時に読み出す必要がある。
【００１３】図３に示されているように、シーケンシャ
ル読み出しすると、指定アドレスのデータを出力した後
に、次のアドレスのデータを読み出すと、ワードアドレ
スが切り替わる場合、ワードラインを多重選択させる必
要がある。
ル読み出しすると、指定アドレスのデータを出力した後
に、次のアドレスのデータを読み出すと、ワードアドレ
スが切り替わる場合、ワードラインを多重選択させる必
要がある。
【００１４】ワードライン多重選択回路６の基本回路を
図４に示す。ワードライン多重選択回路６は、論理アド
レス上の隣り合うワードラインを常に同時に選択するこ
とができる。図３では、指定アドレスがワードライン１
５上の最終アドレスにあたる。まずアドレスデータの認
識中に、クロックパルスＣ２３の立ち上がりエッジでワ
ードライン１５とワードライン１６を同時に選択する。
続いてシーケンシャル読み出しで次に読み出されるデー
タのアドレスは、ワードライン１６の先頭アドレスとな
るので、ワードライン１５上の最終アドレスのデータの
出力中のクロックパルスＣ３１の立ち上がりエッジで、
ワードライン１６とワードライン１７を同時に選択す
る。また、アドレスの切り替え時に、破線２３で囲まれ
た回路構成にて、指定アドレスのワードラインが確定す
るまでブロック１５、１６、１７、１８で遅延をもたせ
て、ハザードを防止している。
図４に示す。ワードライン多重選択回路６は、論理アド
レス上の隣り合うワードラインを常に同時に選択するこ
とができる。図３では、指定アドレスがワードライン１
５上の最終アドレスにあたる。まずアドレスデータの認
識中に、クロックパルスＣ２３の立ち上がりエッジでワ
ードライン１５とワードライン１６を同時に選択する。
続いてシーケンシャル読み出しで次に読み出されるデー
タのアドレスは、ワードライン１６の先頭アドレスとな
るので、ワードライン１５上の最終アドレスのデータの
出力中のクロックパルスＣ３１の立ち上がりエッジで、
ワードライン１６とワードライン１７を同時に選択す
る。また、アドレスの切り替え時に、破線２３で囲まれ
た回路構成にて、指定アドレスのワードラインが確定す
るまでブロック１５、１６、１７、１８で遅延をもたせ
て、ハザードを防止している。
【００１５】ただし、ワードラインが切り替わる二つ以
上の連続する論理アドレス間をシーケンシャル読み出し
を実行する場合、従来のアレイ構成では同一ビットライ
ン上のデータが衝突してしまうため、誤動作する可能性
が大きい。
上の連続する論理アドレス間をシーケンシャル読み出し
を実行する場合、従来のアレイ構成では同一ビットライ
ン上のデータが衝突してしまうため、誤動作する可能性
が大きい。
【００１６】そこで、メモリアレイ４は、図５に示され
ているように、ワードラインが切り替わる連続した論理
アドレスを、ワードラインが偶数のものをメモリアレイ
の左部２７に、ワードラインが奇数のものをメモリアレ
イ右部３１に配置することにより、ビットラインが分割
され、データの衝突が起こるのを防いでいる。また、こ
の構成により、ワードラインの負荷を低減させる効果も
あるため、高速動作には有利になる。
ているように、ワードラインが切り替わる連続した論理
アドレスを、ワードラインが偶数のものをメモリアレイ
の左部２７に、ワードラインが奇数のものをメモリアレ
イ右部３１に配置することにより、ビットラインが分割
され、データの衝突が起こるのを防いでいる。また、こ
の構成により、ワードラインの負荷を低減させる効果も
あるため、高速動作には有利になる。
【００１７】本例での内部読み出し動作では、指定アド
レスの最下位ビットＡ０が１である場合と０である場合
の２アドレス分のデータが同時にメモリアレイ４から読
み出されると、図６に示されたように、そのデータをさ
らに偶数ビットと奇数ビットに分割して、全部で４ビッ
トのデータを同時に選択する。この４ビットのデータに
は、それぞれ専用のセンスアンプ（マルチセンスアンプ
回路８）を設けてある。
レスの最下位ビットＡ０が１である場合と０である場合
の２アドレス分のデータが同時にメモリアレイ４から読
み出されると、図６に示されたように、そのデータをさ
らに偶数ビットと奇数ビットに分割して、全部で４ビッ
トのデータを同時に選択する。この４ビットのデータに
は、それぞれ専用のセンスアンプ（マルチセンスアンプ
回路８）を設けてある。
【００１８】図７に同時に２アドレス分のデータを読み
出すためのマルチセンスアンプ回路８を示す。マルチセ
ンスアンプ回路８では、１アドレス分のデータは、奇数
ビット、偶数ビットに分割されるので、センスアンプ
は、全部で同時にアクセスするアドレス数×２個必要と
なる。
出すためのマルチセンスアンプ回路８を示す。マルチセ
ンスアンプ回路８では、１アドレス分のデータは、奇数
ビット、偶数ビットに分割されるので、センスアンプ
は、全部で同時にアクセスするアドレス数×２個必要と
なる。
【００１９】図７では、指定アドレスの最下位ビットＡ
０が０であるメモリアレイ４からの出力データ３６の偶
数ビットデータが信号ＳＡ０＿ＩＮに、奇数ビットデー
タが信号ＳＡ１＿ＩＮに、Ａ０が１であるメモリアレイ
４からの出力データ３７も同様に偶数ビットデータが信
号ＳＡ２＿ＩＮ、奇数ビットデータが信号ＳＡ３＿ＩＮ
に供給される。各センスアンプの出力は出力マルチプレ
クサ回路９に供給されることとなる。そのため、センス
アンプ自身の動作は、従来の読み出し動作に比べ、３倍
のＡＣ動作余裕ができることなる。
０が０であるメモリアレイ４からの出力データ３６の偶
数ビットデータが信号ＳＡ０＿ＩＮに、奇数ビットデー
タが信号ＳＡ１＿ＩＮに、Ａ０が１であるメモリアレイ
４からの出力データ３７も同様に偶数ビットデータが信
号ＳＡ２＿ＩＮ、奇数ビットデータが信号ＳＡ３＿ＩＮ
に供給される。各センスアンプの出力は出力マルチプレ
クサ回路９に供給されることとなる。そのため、センス
アンプ自身の動作は、従来の読み出し動作に比べ、３倍
のＡＣ動作余裕ができることなる。
【００２０】マルチセンスアンプ回路８の出力は、図３
に示されるように、アドレスデータの最下位ビットＡ０
が認識されると、データ出力のタイミングまで、フェー
ズシフトした後に、指定アドレスの偶数ビットデータの
センスアンプの出力と奇数ビットデータのセンスアンプ
の出力のみを出力バッファ１０に出力する必要がある。
この出力データの切り替えは、出力マルチプレクサ回路
９で行われる。
に示されるように、アドレスデータの最下位ビットＡ０
が認識されると、データ出力のタイミングまで、フェー
ズシフトした後に、指定アドレスの偶数ビットデータの
センスアンプの出力と奇数ビットデータのセンスアンプ
の出力のみを出力バッファ１０に出力する必要がある。
この出力データの切り替えは、出力マルチプレクサ回路
９で行われる。
【００２１】図８に出力マルチプレクサ回路９の詳細回
路を示す。フェーズシフトは、クロック制御回路１で、
シリアルクロック入力ＳＣＫを分周した信号ＳＣＬ２と
センスアンプの動作を許可する信号ＳＡＥＮＸからなる
信号ＦＳＴＳＣＬを使用し、指定アドレスの偶数ビット
データのセンスアンプの出力をマスタースレーブフリッ
プフロップ５８に、該指定アドレスの奇数ビットデータ
のセンスアンプの出力をマスタースレーブフリップフロ
ップ５９に取り込む。指定アドレスのデータのみを出力
させるためのデータ切り替えはアドレスデータの最下位
ビットＡ０のデータで行われる。
路を示す。フェーズシフトは、クロック制御回路１で、
シリアルクロック入力ＳＣＫを分周した信号ＳＣＬ２と
センスアンプの動作を許可する信号ＳＡＥＮＸからなる
信号ＦＳＴＳＣＬを使用し、指定アドレスの偶数ビット
データのセンスアンプの出力をマスタースレーブフリッ
プフロップ５８に、該指定アドレスの奇数ビットデータ
のセンスアンプの出力をマスタースレーブフリップフロ
ップ５９に取り込む。指定アドレスのデータのみを出力
させるためのデータ切り替えはアドレスデータの最下位
ビットＡ０のデータで行われる。
【００２２】また、ＳＰＩバスシリアルメモリは、ステ
ータスレジスタと呼ばれる固有のレジスタを備えてい
る。このレジスタに対する読み出し命令は８クロックで
認識されるため、８クロック目の立ち下がりエッジより
データが出力される。そのため、本発明の読み出し動作
機構は、この命令セットの認識中に開始され、実行され
る必要がある。
ータスレジスタと呼ばれる固有のレジスタを備えてい
る。このレジスタに対する読み出し命令は８クロックで
認識されるため、８クロック目の立ち下がりエッジより
データが出力される。そのため、本発明の読み出し動作
機構は、この命令セットの認識中に開始され、実行され
る必要がある。
【００２３】図９に８クロックで命令セットが終了する
ような動作に対しても、データ出力クロックエッジの
１．５サイクル前に内部読み出し動作を開始できる回路
機構を示す。この回路機構はモードデコード回路２に含
まれている。８クロックで命令セットが終了するような
動作に対しても、データ出力クロックエッジの１．５サ
イクル前に内部読み出し動作を開始させるために、ステ
ータスレジスタの読み出し命令を認識するタイミングの
みを、信号ＦＣＯＭで与えられるデータ出力のタイミン
グの１．５サイクル前のタイミングで行ない、入力デー
タの取り込みを１ビット分早めている。また、ＳＰＩバ
スシリアルメモリでは、一般にステータスレジスタの読
み出し命令と書込み禁止命令の命令コードは、最下位ビ
ットを除き同一である。ゆえに、書込み禁止命令コード
が入力されても、ステータスレジスタの読み出し命令が
認識されたことを示す信号ＲＤＳＲが出力される。この
とき両方の命令が共に実行されないように、信号ＣＯＭ
Ｘで与えられる通常の命令を認識するタイミングで、書
込み禁止命令のみを継続し、ステータスレジスタの読み
出し命令はリセットさせている。
ような動作に対しても、データ出力クロックエッジの
１．５サイクル前に内部読み出し動作を開始できる回路
機構を示す。この回路機構はモードデコード回路２に含
まれている。８クロックで命令セットが終了するような
動作に対しても、データ出力クロックエッジの１．５サ
イクル前に内部読み出し動作を開始させるために、ステ
ータスレジスタの読み出し命令を認識するタイミングの
みを、信号ＦＣＯＭで与えられるデータ出力のタイミン
グの１．５サイクル前のタイミングで行ない、入力デー
タの取り込みを１ビット分早めている。また、ＳＰＩバ
スシリアルメモリでは、一般にステータスレジスタの読
み出し命令と書込み禁止命令の命令コードは、最下位ビ
ットを除き同一である。ゆえに、書込み禁止命令コード
が入力されても、ステータスレジスタの読み出し命令が
認識されたことを示す信号ＲＤＳＲが出力される。この
とき両方の命令が共に実行されないように、信号ＣＯＭ
Ｘで与えられる通常の命令を認識するタイミングで、書
込み禁止命令のみを継続し、ステータスレジスタの読み
出し命令はリセットさせている。
【００２４】また、本実施例では、ＳＰＩバスシリアル
ＥＥＰＲＯＭについて述べたが、他のシリアル入出力の
メモリＩＣにも、本発明は適用できる。
ＥＥＰＲＯＭについて述べたが、他のシリアル入出力の
メモリＩＣにも、本発明は適用できる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
シリアル入出力メモリの実際のアクセス時間は、出力ド
ライバー回路の過渡応答時間だけで決まるため、ワード
ラインの遷移時間、センスアンプの応答時間等の影響を
無視でき、高速動作を可能にできる。
シリアル入出力メモリの実際のアクセス時間は、出力ド
ライバー回路の過渡応答時間だけで決まるため、ワード
ラインの遷移時間、センスアンプの応答時間等の影響を
無視でき、高速動作を可能にできる。
【図１】本発明の読み出し動作機構を有するＳＰＩバス
シリアルＥＥＰＲＯＭの全体機能ブロック図である。
シリアルＥＥＰＲＯＭの全体機能ブロック図である。
【図２】本発明の読み出し機構を有するＳＰＩバスシリ
アルＥＥＰＲＯＭの内部読み出し動作開始タイミング図
である。
アルＥＥＰＲＯＭの内部読み出し動作開始タイミング図
である。
【図３】本発明の読み出し機構を有するＳＰＩバスシリ
アルＥＥＰＲＯＭの内部動作タイミングチャート図であ
る。
アルＥＥＰＲＯＭの内部動作タイミングチャート図であ
る。
【図４】本発明の読み出し機構の実施例を示すＳＰＩバ
スシリアルＥＥＰＲＯＭのワードライン多重選択回路の
基本回路図である。
スシリアルＥＥＰＲＯＭのワードライン多重選択回路の
基本回路図である。
【図５】本発明の読み出し機構の実施例を示すＳＰＩバ
スシリアルＥＥＰＲＯＭのメモリアレイ図である。
スシリアルＥＥＰＲＯＭのメモリアレイ図である。
【図６】本発明の読み出し機構の実施例を示すＳＰＩバ
スシリアルＥＥＰＲＯＭのメモリアレイとマルチセンス
アンプ回路の相関図である。
スシリアルＥＥＰＲＯＭのメモリアレイとマルチセンス
アンプ回路の相関図である。
【図７】本発明の読み出し機構において、2アドレスを
同時に読み出すときのマルチセンスアンプ回路の基本回
路図である。
同時に読み出すときのマルチセンスアンプ回路の基本回
路図である。
【図８】本発明の読み出し機構の実施例を示すＳＰＩバ
スシリアルＥＥＰＲＯＭの出力マルチプレクサ回路の基
本回路図である。
スシリアルＥＥＰＲＯＭの出力マルチプレクサ回路の基
本回路図である。
【図９】ＳＰＩバスシリアルＥＥＰＲＯＭのステータス
レジスタの読み出しにおいて、本発明の読み出し機構を
実現するためのモードデコード回路の回路機構図であ
る。
レジスタの読み出しにおいて、本発明の読み出し機構を
実現するためのモードデコード回路の回路機構図であ
る。
【図10】従来の読み出し機構を有するＳＰＩバスシリア
ルＥＥＰＲＯＭの全体機能ブロック図である。
ルＥＥＰＲＯＭの全体機能ブロック図である。
【図11】従来の読み出し機構を有するＳＰＩバスシリア
ルＥＥＰＲＯＭの内部読み出し動作開始タイミング図で
ある。
ルＥＥＰＲＯＭの内部読み出し動作開始タイミング図で
ある。
1、69 クロック制御回路 2、70 モードデコード回路 3、71 データレジスタ 4、72 メモリアレイ 5、73 ステータスレジスタ 6 ワードライン多重選択回路 7、74 アドレスデコーダ 8 マルチセンスアンプ回路 9、45 出力マルチプレクサ回路 10、65、75 出力バッファ 11、12、13、14、19、20、21、22、48、55、67、68 Ｎ
ＡＮＤゲート 15、16、17、18、24 遅延回路 23 ハザード防止回路部 25、26、47、49、52、54、56、60、61、62、63 インバ
ータゲート 27 メモリアレイ左部 28、34 1アドレス分のメモリアレイ部 29 1ワードライン分のメモリアレイ部 30 ２ビットライン分のメモリアレイ部 31 メモリアレイ右部 32 1ビットライン分のメモリアレイ部 33 マルチセンスアンプ回路部 35 メモリアレイ部 36 アドレスデータの最下位ビットＡ０が０のメモリア
レイ部 37 アドレスデータの最下位ビットＡ０が１のメモリア
レイ部 38、39、41、42 センスアンプ 40 アドレスデータの最下位ビットＡ０が０のメモリア
レイ部に対するマルチセンスアンプ回路部 43 アドレスデータの最下位ビットＡ０が１のメモリア
レイ部に対するマルチセンスアンプ回路部 44 マルチセンスアンプ回路部 46、51、64 コンプレックスゲート 50、66 ＮＯＲゲート 53出力マルチプレクサ回路部 57 フェーズシフト回路部 58、59 マスタースレーブフリップフロップ
ＡＮＤゲート 15、16、17、18、24 遅延回路 23 ハザード防止回路部 25、26、47、49、52、54、56、60、61、62、63 インバ
ータゲート 27 メモリアレイ左部 28、34 1アドレス分のメモリアレイ部 29 1ワードライン分のメモリアレイ部 30 ２ビットライン分のメモリアレイ部 31 メモリアレイ右部 32 1ビットライン分のメモリアレイ部 33 マルチセンスアンプ回路部 35 メモリアレイ部 36 アドレスデータの最下位ビットＡ０が０のメモリア
レイ部 37 アドレスデータの最下位ビットＡ０が１のメモリア
レイ部 38、39、41、42 センスアンプ 40 アドレスデータの最下位ビットＡ０が０のメモリア
レイ部に対するマルチセンスアンプ回路部 43 アドレスデータの最下位ビットＡ０が１のメモリア
レイ部に対するマルチセンスアンプ回路部 44 マルチセンスアンプ回路部 46、51、64 コンプレックスゲート 50、66 ＮＯＲゲート 53出力マルチプレクサ回路部 57 フェーズシフト回路部 58、59 マスタースレーブフリップフロップ
Claims (6)
- 【請求項１】 シリアル入出力メモリのデータ読み出し
動作において、指定アドレスのアドレスデータの少なく
とも最下位ビットのデータが認識される前に、データの
内部読み出し動作を開始させ、二つ以上の連続する論理
アドレス上のデータを同時に読み出す手段を設けたシリ
アル入出力メモリ。 - 【請求項２】 前記二つ以上の連続する論理アドレス
上のデータを同時に読み出す手段として、二つ以上のワ
ードラインの多重選択を行なう回路機構を有する請求項
１記載のシリアル入出力メモリ。 - 【請求項３】 ワードラインが異なる二つ以上の連続し
た論理アドレスを同時に読み出す手段として、前記ワー
ドラインが異なる二つ以上の連続した論理アドレスを、
物理メモリアレイの左右に配置し、ビットラインを分割
することにより、そのビットライン上のデータの衝突を
防止できる、メモリアレイが分割された構成をとる請求
項２記載のシリアル入出力メモリ。 - 【請求項４】 前記二つ以上の連続した論理アドレス上
のデータを同時に読み出す手段として、前記二つ以上の
連続した論理アドレス上のデータをさらに偶数ビットデ
ータと奇数ビットデータとにそれぞれ分割し、それぞれ
のビットデータに専用のセンスアンプをもつことで、該
複数のビットデータを同時に内部読み出しできる、複数
個のセンスアンプ構成からなる請求項１記載のシリアル
入出力メモリ。 - 【請求項５】 指定アドレスのアドレスデータが全て
認識されると、前記複数個のセンスアンプで同時に内部
読み出しされたビットデータを、該指定アドレスのデー
タのみを出力するために、出力データの切り替えを行な
う出力マルチプレクサ回路を有する請求項４記載のシリ
アル入出力メモリ。 - 【請求項６】 アドレスを指定しない、つまり、アドレ
スデータを外部入力しない、命令コードの入力のみで命
令セットが終了するような読み出し命令であっても、前
記命令コードの認識のタイミングを早めることにより、
該読み出し命令コードが認識される前に、データの内部
読み出しを開始させる手段を設けた請求項５記載のシリ
アル入出力メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001047274A JP2002251886A (ja) | 2001-02-22 | 2001-02-22 | シリアル入出力メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001047274A JP2002251886A (ja) | 2001-02-22 | 2001-02-22 | シリアル入出力メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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