JPH10161928A - 記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 異なる容量の複数のメモリを接続できる記憶
装置に関し、簡単な構成で、複数のバンクで異なる容量
のメモリを用いることができる記憶装置を提供すること
を目的とする。 【解決手段】 ＲＯＭ３ａ、３ｂからなり、外部から供
給されたアドレスに応じてＲＯＭ３ａを有効する第１の
選択信号Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 、及び、ＲＯＭ３ｂを
有効とする第２の選択信号Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 を出
力するデコーダ１３、１４、１５、１６と、第１の選択
信号Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 の論理積をとりＲＯＭ３ａ
の出力イネーブル信号とし、第２の選択信号Ａ2 、Ｂ2
、Ｃ2 、Ｄ2 の論理積をとりＲＯＭ３ｂの出力イネー
ブル信号とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は記憶装置に係り、特
に、異なる容量の複数のメモリを接続できる記憶装置に
関する。現在、パソコン等の電子機器には多くのメモリ
が搭載されている。そのメモリは、通常、複数のバンク
（ＢＡＮＫ）に分割されており、複数のバンクでは連続
するアドレスが要求される。

【０００２】一方、記憶装置に内蔵されるメモリにも１
Ｍ、２Ｍ、４Ｍ、８Ｍバイト等各種記憶容量があり、い
ずれの記憶容量のメモリでも容易に搭載可能な記憶装置
が要求されていた。

【０００３】

【従来の技術】図１２に従来のショートピンにより使用
メモリ容量に応じた選択信号切換を行うシステムの一例
のブロック構成図を示す。図１２に示すシステムは、２
つのバンクＢＡＮＫ１、２で構成される記憶部３１で連
続するデータ出力を実現するため、記憶部３１に供給す
るチップセレクト信号＊ＣＳ及び出力イネーブル信号＊
ＯＥ0 、ＯＥ1 を生成するメモリ制御用ＬＳＩ３４が用
いられている。メモリ制御用ＬＳＩ３４には、入力アド
レスに応じて記憶容量毎に出力イネーブル信号を生成す
る制御回路３５が搭載されていた。

【０００４】記憶部３１は、異なるバンクの２つのＲＯ
Ｍ３２、３３から構成され、メモリ制御用ＬＳＩ３４か
らアドレス、及び、チップセレクト、出力イネーブル信
号が供給され、対応したアドレスが供給されると、ＲＯ
Ｍ３２、３３からデータ出力が制御される。このとき、
２つのＲＯＭ３２、３３を異なる記憶容量した場合があ
る。

【０００５】このため、２つのＲＯＭ３２、３３のアド
レスを複数に設定し、記憶容量毎に均等にアドレス領域
が割り振られている。また、メモリ制御用ＬＳＩ３４に
制御端子を設け、記憶部３１には、例えば、アドレスＡ
ｄｒ「００００００００」〜「０３ＦＦＦＦＦＦ」の６
４Ｍバイトのアドレス領域が割り当てられている。記憶
部３１に割り当てられた６４Ｍバイトのアドレス領域
は、アドレスＡｄｒ「００００００００」〜「００ＦＦ
ＦＦＦＦ」、アドレスＡｄｒ「０１００００００」〜
「０１ＦＦＦＦＦＦ」、アドレスＡｄｒ「０２００００
００」〜「０２ＦＦＦＦＦＦ」、アドレスＡｄｒ「０３
００００００」〜「０３ＦＦＦＦＦＦ」のそれぞれ１６
Ｍバイトのアドレス領域からなる４つのアドレス領域に
分割される。

【０００６】アドレスＡｄｒ「００００００００」〜
「００ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス領域
は、１ＭバイトＲＯＭ用に割り当てられ、アドレスＡｄ
ｒ「００００００００」〜「０００ＦＦＦＦＦ」、及
び、アドレスＡｄｒ「００１０００００」〜「００１Ｆ
ＦＦＦＦ」の１Ｍバイト分の２つのアドレス領域を設定
する。

【０００７】また、アドレスＡｄｒ「０１０００００
０」〜「０１ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、２ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０１００００００」〜「０１１ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０１２０００００」〜「０１３
ＦＦＦＦＦ」の２Ｍバイト分の２つのアドレス領域を設
定する。

【０００８】さらに、アドレスＡｄｒ「０２０００００
０」〜「０２ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、４ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０２００００００」〜「０２３ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０２４０００００」〜「０２７
ＦＦＦＦＦ」の４Ｍバイト分の２つのアドレス領域を設
定する。

【０００９】また、アドレスＡｄｒ「０３０００００
０」〜「０３ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、８ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０３００００００」〜「０３７ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０３８０００００」〜「０３Ｆ
ＦＦＦＦＦ」の８Ｍバイト分の２つのアドレス領域を設
定する。

【００１０】ここで、ＲＯＭ３２を１ＭバイトのＲＯ
Ｍ、また、ＲＯＭ３３を８ＭバイトのＲＯＭとする。１
ＭバイトのＲＯＭ３２には、アドレスＡｄｒ「００００
００００」〜「０００ＦＦＦＦＦ」の１Ｍバイト分のア
ドレス領域が割り当てられ、８ＭバイトのＲＯＭ３３に
は、アドレスＡｄｒ「０３８０００００」〜「０３ＦＦ
ＦＦＦＦ」の８Ｍバイト分のアドレス領域を割り当て
る。

【００１１】このため、記憶部３１へのアクセス可能な
アドレスとして、アドレスＡｄｒ「００００００００」
〜「０００ＦＦＦＦＦ」、及び、アドレスＡｄｒ「０３
８０００００」〜「０３ＦＦＦＦＦＦ」の９Ｍバイト分
のアドレス領域が設定されている。

【００１２】制御回路３５は、アドレスから記憶部３１
を選択するチップセレクト信号＊ＣＳ及びＲＯＭ３２と
ＲＯＭ３３とのいずれかを選択する出力イネーブル信号
＊ＣＳ0 、＊ＣＳ1 を生成し、ＲＯＭ３２、３３に供給
する。図１３に従来の一例の制御回路のブロック構成図
を示す。

【００１３】制御回路３５は、デコーダ４１〜４５から
構成され、外部から供給されるアドレスＡｄｒに応じて
記憶部３１に供給するアドレスＡｄｒ、チップセレクト
信号＊ＣＳ、出力イネーブル信号＊ＯＥ0 、＊ＯＥ1 を
生成する。デコーダ４１は、アドレスＡｄｒ「００００
００００」〜「ＦＦＦＦＦＦＦＦ」のうち、アドレスＡ
ｄｒ「００００００００」〜「０３ＦＦＦＦＦＦ」のア
ドレスが供給されたとき、出力信号を有効とする。

【００１４】デコーダ４１の出力信号は、チップセレク
ト信号＊ＣＳとしてＲＯＭ３２、３３に供給される。Ｒ
ＯＭ３２、３３はチップセレクト端子Ｔ１から出力され
るチップセレクト信号＊ＣＳが有効のとき、活性化さ
れ、データの読み出し可能となる。

【００１５】また、デコーダ４１の出力信号は、デコー
ダ４２〜４５に供給される。デコーダ４２は、１Ｍバイ
トＲＯＭ用の出力イネーブル信号を生成するための回路
で、デコーダ４２の出力選択信号Ａが有効のときに、ア
ドレスＡｄｒ「００００００００」〜「０００ＦＦＦＦ
Ｆ」の１Ｍバイト分のアドレス領域内では、出力選択信
号Ａ1 を有効、出力選択信号Ａ2 を無効にし、デコーダ
４２の出力選択信号Ａが有効のときに、アドレスＡｄｒ
「００１０００００」〜「００１ＦＦＦＦＦ」の１Ｍバ
イト分のアドレス領域内では、出力選択信号Ａ1 を無
効、出力選択信号Ａ2 を有効にする。

【００１６】デコーダ４３は、２ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、デコーダ４
２の出力選択信号Ｂが有効のときに、アドレスＡｄｒ
「０１００００００」〜「０１１ＦＦＦＦＦ」の２Ｍバ
イト分のアドレス領域内では、出力選択信号Ｂ1 を有
効、出力選択信号Ｂ2 を無効にし、デコーダ１２の出力
選択信号Ｂが有効のときに、アドレスＡｄｒ「００１２
００００」〜「００１３ＦＦＦＦ」の２Ｍバイト分のア
ドレス領域内では、出力選択信号Ｂ1 を無効、出力選択
信号Ｂ2 を有効にする。

【００１７】デコーダ４４は、４ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、出力選択信
号Ｃが有効のときに、アドレスＡｄｒ「０２０００００
０」〜「０２３ＦＦＦＦＦ」の４Ｍバイト分のアドレス
領域内では、出力選択信号Ｃ1 を有効、出力選択信号Ｃ
2 を無効にし、デコーダ１２の出力選択信号Ｃが有効の
ときに、アドレスＡｄｒ「０２４０００００」〜「０２
７ＦＦＦＦＦ」の４Ｍバイト分のアドレス領域内では、
出力選択信号Ｃ1 を無効、出力選択信号Ｃ2 を有効にす
る。

【００１８】また、デコーダ４５は、８ＭバイトＲＯＭ
用の出力イネーブル信号を生成するための回路で、デコ
ーダ４２の出力選択信号Ｄが有効のときに、アドレスＡ
ｄｒ「０３００００００」〜「０３７ＦＦＦＦＦ」の８
Ｍバイト分のアドレス領域内では、出力選択信号Ｄ1 を
有効、出力選択信号Ｄ2 を無効にし、アドレスＡｄｒ
「０３８０００００」〜「０３ＦＦＦＦＦＦ」の８Ｍバ
イト分のアドレス領域内では、出力選択信号Ｄ1 を無
効、出力選択信号Ｄ2 を有効にする。

【００１９】ＲＯＭ３２、３３には、ＲＯＭ３２、３３
の記憶容量に応じてデコーダ４２〜４５の出力選択信号
Ａ1 、Ａ2 、Ｂ1 、Ｂ2 、Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 が接
続される。例えば、ＲＯＭ３２が１Ｍバイト、ＲＯＭ３
３が８Ｍバイトとすると、ＲＯＭ３２の出力イネーブル
端子には、選択信号Ａ1 が接続され、ＲＯＭ３３の出力
イネーブル端子には、選択信号Ｄ2 が接続される。

【００２０】以上により、ＲＯＭ３２とＲＯＭ３３とで
連続して読み出しが可能となる。図１４に従来のセレク
タにより使用メモリ容量に応じた選択信号切換を行うシ
ステムの一例のブロック構成図を示す。図１４のシステ
ムでは、ショートピンに代えて制御用ＬＳＩ３４の内部
にセレクタ５１を設け、セレクタ５１を外部信号に応じ
て選択信号を出力するフリップフロップ５２により制御
している。

【００２１】

【発明が解決しようとする課題】しかるに、図１２に示
す記憶装置では、メモリ制御用ＬＳＩ３４に記憶容量毎
に使用しないピンまでの設けなければならないので、Ｌ
ＳＩが大型化したり、接続が煩雑となる等の問題点があ
った。

【００２２】また、図１４に示す記憶装置では、内部に
セレクタ、及び、Ｆ／Ｆ等のセレクタを設定するための
手段を持たなければならず、ＬＳＩの構成が複雑にな
り、回路規模が大きくなり、ＬＳＩが大型化してしまう
等の問題点があった。本発明は上記の点に鑑みてなされ
たもので、簡単な構成で、複数のバンクで異なる容量の
メモリを用いることができる記憶装置を提供することを
目的とする。

【００２３】

【課題を解決するための手段】本発明の請求項１は、一
対のメモリからなり、記憶容量に応じて複数のアドレス
領域に割り振られ、かつ、該複数のアドレス領域が連続
する一対の分割アドレス領域に分割されたアドレスの配
置を有する記憶手段と、前記複数のアドレス領域毎に設
けられ、外部から供給されたアドレスに応じて前記分割
アドレス領域の一方を有効する第１の分割アドレス領域
選択信号、及び、他方を有効とする第２の分割アドレス
領域選択信号を出力する複数の選択信号生成回路とを有
する記憶装置において、前記アドレスに応じて前記複数
の選択信号生成回路のうち１つの選択信号生成手段を有
効にする第１の選択手段と、前記複数の選択信号生成回
路から出力された第１の選択信号の論理積を出力する第
１の論理積ゲートと、前記複数の選択信号生成回路から
出力された第２の選択信号の論理積を出力する第２の論
理積ゲートとを有し、前記第１の論理積ゲートの出力を
前記記憶手段の一対のメモリのうち一方のメモリを選択
する１つの第１の選択信号とし、前記第２の論理積ゲー
トの出力を前記記憶手段の一対のメモリのうち他方を選
択する第２の選択信号としたことを特徴とする。

【００２４】請求項１によれば、複数の第１の選択信号
又は複数の第２の選択信号のうちいずれか一つの選択信
号だけが有効とされるので、第１及び第２の論理積ゲー
トにより論理積をとることにより、第１及び第２の論理
積ゲートにより論理積をとることにより、有効な信号を
含むゲートの出力が反転し、一対のメモリのうち一方の
メモリを選択する選択信号をメモリに供給できるため、
一対のメモリのうち一方を選択しているときには、他方
は非選択状態とされ、他方を選択しているときには一方
は非選択状態とされるので、一対のメモリに連続してア
ドレスを設定することができる。

【００２５】請求項２は、記憶手段は、前記一対のメモ
リを複数有し、前記アドレスに応じて複数対のメモリの
うち一つのメモリを選択する第２の選択手段を有するこ
とを特徴とする。請求項２によれば、記憶手段を複数対
のメモリで構成しても、第２の選択手段により一対のメ
モリを選択し、各対のメモリに連続してアドレスを設定
することができるため、記憶手段を多彩な構成にでき
る。

【００２６】

【発明の実施の形態】まず、本発明の記憶装置が適用さ
れるシステムについて説明する。図４に本発明の一実施
例の記憶装置が適用されるシステムブロック図を示す。
本発明の記憶装置が適用されるシステム１は、情報を処
理するＣＰＵ（Central Processing Unit ）２、ＣＰＵ
２で処理するプログラムやデータが格納された記憶部
３、ＣＰＵ２からのアドレスＡｄｒに基づいて記憶部３
にアドレスＡｄｒ、チップセレクト信号＊ＣＳ、出力イ
ネーブル信号＊ＯＥ0 、＊ＯＥ1 を供給し、記憶部３か
らデータを読み出すメモリ制御装置４から構成される。
本実施例の記憶装置は、記憶部３及びメモリ制御装置４
から構成される。

【００２７】ＣＰＵ２は、メモリ制御装置４に対して必
要とするデータ格納されたアドレスを供給する。メモリ
制御装置４は、ＣＰＵ２から供給されたアドレス、及
び、アドレスからチップセレクト信号＊ＣＳ及び２種類
の出力イネーブル信号＊ＯＥ0、＊ＯＥ1 を生成し、記
憶部３に供給する。

【００２８】記憶部３は、異なる記憶容量の複数の半導
体メモリから構成され、複数のバンク（ＢＡＮＫ）を構
成している。図５に本発明の一実施例のメモリ装置のブ
ロック構成図を示す。記憶部３は、図５に示されるよう
に、記憶容量が１ＭバイトのＲＯＭ（Read Only Memor
y）３ａ、及び、記憶容量が８ＭバイトのＲＯＭ３ｂと
を有し、ＲＯＭ３ａによりバンクＢＡＮＫ１が構成さ
れ、ＲＯＭ３ｂによりバンクＢＡＮＫ２が構成されてい
る。ＲＯＭ３ａ、３ｂは通常のＲＯＭと同一の構成とさ
れていて、アドレスＡｄｒが供給されるアドレス入力端
子、チップを選択するチップセレクト信号＊ＣＳが供給
されるチップセレクト信号入力端子、データを出力する
ための出力イネーブル信号が供給される出力イネーブル
信号入力端子が設けられ、チップセレクト信号＊ＣＳ、
及び、出力イネーブル信号＊ＯＥ0 、＊ＯＥ1 が有効の
時、アドレス入力端子に供給されたアドレスからデータ
が読み出される。

【００２９】ＲＯＭ３ａは、アドレス端子がメモリ制御
回路４のアドレス出力端子に接続され、チップセレクト
端子は、メモリ制御回路４のチップセレクト信号出力端
子Ｔ１、出力イネーブル信号入力端子はメモリ制御回路
４の第１の出力イネーブル信号＊ＯＥ0 を出力する第１
の出力イネーブル信号出力端子Ｔ２に接続される。ま
た、ＲＯＭ３ｂは、アドレス端子がメモリ制御回路４の
アドレス出力端子に接続され、チップセレクト端子は、
メモリ制御回路４のチップセレクト信号出力端子Ｔ１、
出力イネーブル信号入力端子はメモリ制御回路４の第２
の出力イネーブル信号＊ＯＥ1 を出力する第２の出力イ
ネーブル信号出力端子Ｔ３に接続される。

【００３０】図６に本発明の一実施例のメモリ装置のア
ドレス領域とメモリとの関係を説明するための図であ
る。メモリ装置４には、例えば、図６に示すようにアド
レスＡｄｒ「００００００００」〜「０３ＦＦＦＦＦ
Ｆ」の６４Ｍバイトのアドレス領域が割り当てられてい
る。メモリ装置４に割り当てられた６４Ｍバイトのアド
レス領域は、アドレスＡｄｒ「００００００００」〜
「００ＦＦＦＦＦＦ」、アドレスＡｄｒ「０１００００
００」〜「０１ＦＦＦＦＦＦ」、アドレスＡｄｒ「０２
００００００」〜「０２ＦＦＦＦＦＦ」、アドレスＡｄ
ｒ「０３００００００」〜「０３ＦＦＦＦＦＦ」のそれ
ぞれ１６Ｍバイトのアドレス領域からなる４つのアドレ
ス領域に分割されている。

【００３１】アドレスＡｄｒ「００００００００」〜
「００ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス領域
は、１ＭバイトＲＯＭ用に割り当てられ、アドレスＡｄ
ｒ「００００００００」〜「０００ＦＦＦＦＦ」、及
び、アドレスＡｄｒ「００１０００００」〜「００１Ｆ
ＦＦＦＦ」の１Ｍバイト分の２つのアドレス領域が設定
されている。

【００３２】また、アドレスＡｄｒ「０１０００００
０」〜「０１ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、２ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０１００００００」〜「０１１ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０１２０００００」〜「０１３
ＦＦＦＦＦ」の２Ｍバイト分の２つのアドレス領域が設
定されている。

【００３３】さらに、アドレスＡｄｒ「０２０００００
０」〜「０２ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、４ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０２００００００」〜「０２３ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０２４０００００」〜「０２７
ＦＦＦＦＦ」の４Ｍバイト分の２つのアドレス領域が設
定されている。

【００３４】また、アドレスＡｄｒ「０３０００００
０」〜「０３ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、８ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０３００００００」〜「０３７ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０３８０００００」〜「０３Ｆ
ＦＦＦＦＦ」の８Ｍバイト分の２つのアドレス領域が設
定されている。

【００３５】ここで、本実施例では、１ＭバイトのＲＯ
Ｍ３ａ及び８ＭバイトのＲＯＭ３ｂが接続されるので、
１ＭバイトのＲＯＭ３ａには、アドレスＡｄｒ「０００
０００００」〜「０００ＦＦＦＦＦ」の１Ｍバイト分の
アドレス領域が割り当てられ、８ＭバイトのＲＯＭ３ｂ
には、アドレスＡｄｒ「０３８０００００」〜「０３Ｆ
ＦＦＦＦＦ」の８Ｍバイト分のアドレス領域が割り当て
られる。

【００３６】このため、ＣＰＵ２には記憶部３へのアク
セス可能なアドレスとして、アドレスＡｄｒ「００００
００００」〜「０００ＦＦＦＦＦ」、及び、アドレスＡ
ｄｒ「０３８０００００」〜「０３ＦＦＦＦＦＦ」の９
Ｍバイト分のアドレス領域がソフトウェアで設定され
る。

【００３７】図１に本発明の一実施例のメモリ制御装置
のブロック構成図を示す。メモリ制御装置４は、デコー
ダ１１〜１６、ＡＮＤゲート１７、１８から構成され、
ＣＰＵ２から供給されるアドレスＡｄｒに応じて記憶部
３に供給するアドレスＡｄｒ、チップセレクト信号＊Ｃ
Ｓ、出力イネーブル信号＊ＯＥ0 、＊ＯＥ1 を生成す
る。なお、デコーダ１２は、特許請求の範囲中の第１の
選択手段に相当し、デコーダ１３〜１６は、特許請求の
範囲中の複数の選択信号生成手段に相当し、また、ＡＮ
Ｄゲート１７は、特許請求の範囲中の第１の論理積ゲー
トに相当し、さらに、ＡＮＤ１８は、特許請求の範囲中
の第２の論理積ゲートに相当する。

【００３８】図２に本発明の一実施例のメモリ制御装置
のデコーダの動作説明図を示す。デコーダ１１には、Ｃ
ＰＵ２からアドレスＡｄｒ「００００００００」〜「Ｆ
ＦＦＦＦＦＦＦ」が供給される。デコーダ１１は、図２
に示すようにアドレスＡｄｒ「００００００００」〜
「ＦＦＦＦＦＦＦＦ」のうち、アドレスＡｄｒ「０００
０００００」〜「０３ＦＦＦＦＦＦ」のアドレスが供給
されたとき、出力信号を有効とする。

【００３９】デコーダ１１の出力信号は、チップセレク
ト信号＊ＣＳとしてチップセレクト端子Ｔ１から出力さ
れる。チップセレクト端子Ｔ１は記憶部３のＲＯＭ３
ａ、３ｂ接続される。ＲＯＭ３ａ、３ｂはチップセレク
ト端子Ｔ１から出力されるチップセレクト信号＊ＣＳが
有効のとき、活性化され、データの読み出し可能とな
る。このデコーダ１１の出力であるチップセレクト信号
＊ＣＳにより記憶部３に対して選択された６４Ｍバイト
のアドレス領域が選択される。

【００４０】また、デコーダ１１の出力信号は、チップ
セレクト信号出力端子Ｔ１の他にデコーダ１２に供給さ
れる。デコーダ１２には、デコーダ１１からのチップセ
レクト信号＊ＣＳ及びアドレスＡｄｒが供給される。デ
コーダ１２は、デコーダ１１から供給されるチップセレ
クト信号＊ＣＳが有効のときに、動作が有効とされ、ア
ドレスＡｄｒに応じて４つの選択信号Ａ、Ｂ、Ｃ、Ｄを
生成し、出力する。デコーダ１２では、供給されたアド
レスＡｄｒが「００００００００」〜「００ＦＦＦＦＦ
Ｆ」のとき、選択信号Ａを有効にし、選択信号Ｂ、Ｃ、
Ｄを無効にする。

【００４１】また、デコーダ１２は、供給されたアドレ
スＡｄｒが「０１００００００」〜「０１ＦＦＦＦＦ
Ｆ」のとき、選択信号Ｂを有効にし、選択信号Ａ、Ｃ、
Ｄを無効にする。さらに、デコーダ１２は、供給された
アドレスＡｄｒが「０２００００００」〜「０２ＦＦＦ
ＦＦＦ」のとき、選択信号Ｃを有効にし、選択信号Ａ、
Ｂ、Ｄを無効にする。また、デコーダ１２は、供給され
たアドレスＡｄｒが「０３００００００」〜「０３ＦＦ
ＦＦＦＦ」のとき、選択信号Ｄを有効にし、選択信号
Ａ、Ｂ、Ｃを無効にする。

【００４２】デコーダ１２の４つの出力選択信号Ａ、
Ｂ、Ｃ、Ｄのうち、出力選択信号Ａは、デコーダ１３に
供給される。デコーダ１３には、出力選択信号Ａ、及
び、アドレスＡｄｒが供給されており、出力選択信号Ａ
が有効のとき、動作が有効となり、供給されるアドレス
Ａｄｒに応じた２つの選択信号Ａ1 、Ａ2 を出力する。

【００４３】デコーダ１３は、１ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、図２に示す
ようにデコーダ１２の出力選択信号Ａが有効のときに、
アドレスＡｄｒ「００００００００」〜「０００ＦＦＦ
ＦＦ」の１Ｍバイト分のアドレス領域内では、出力選択
信号Ａ1 を有効、出力選択信号Ａ2 を無効にする。ま
た、デコーダ１３は、図２に示すようにデコーダ１２の
出力選択信号Ａが有効のときに、アドレスＡｄｒ「００
００００００」〜「０００ＦＦＦＦＦ」に続く、アドレ
スＡｄｒ「００１０００００」〜「００１ＦＦＦＦＦ」
の１Ｍバイト分のアドレス領域内では、出力選択信号Ａ
1 を無効、出力選択信号Ａ2 を有効にする。

【００４４】また、デコーダ１２の４つの出力選択信号
Ａ、Ｂ、Ｃ、Ｄのうち、出力選択信号Ｂは、デコーダ１
４に供給される。デコーダ１４には、出力選択信号Ｂ、
及び、アドレスＡｄｒが供給されており、出力選択信号
Ｂが有効のとき、動作が有効となり、供給されるアドレ
スＡｄｒに応じた２つの選択信号Ｂ1 、Ｂ2 を出力す
る。

【００４５】デコーダ１４は、２ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、図２に示す
ようにデコーダ１２の出力選択信号Ｂが有効のときに、
アドレスＡｄｒ「０１００００００」〜「０１１ＦＦＦ
ＦＦ」の２Ｍバイト分のアドレス領域内では、出力選択
信号Ｂ1 を有効、出力選択信号Ｂ2 を無効にする。ま
た、デコーダ１４は、図２に示すようにデコーダ１２の
出力選択信号Ｂが有効のときに、アドレスＡｄｒ「０１
００００００」〜「０１１ＦＦＦＦＦ」に続く、アドレ
スＡｄｒ「００１２００００」〜「００１３ＦＦＦＦ」
の２Ｍバイト分のアドレス領域内では、出力選択信号Ｂ
1 を無効、出力選択信号Ｂ2 を有効にする。

【００４６】また、デコーダ１２の４つの出力選択信号
Ａ、Ｂ、Ｃ、Ｄのうち、出力選択信号Ｃは、デコーダ１
５に供給される。デコーダ１５には、デコーダ１２の出
力選択信号Ｃ、及び、アドレスＡｄｒが供給されてお
り、デコーダ１２の出力選択信号Ｃが有効のとき、動作
が有効となり、供給されるアドレスＡｄｒに応じた２つ
の選択信号Ｃ1 、Ｃ2 を出力する。

【００４７】デコーダ１５は、４ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、図２に示す
ように出力選択信号Ｃが有効のときに、アドレスＡｄｒ
「０２００００００」〜「０２３ＦＦＦＦＦ」の４Ｍバ
イト分のアドレス領域内では、出力選択信号Ｃ1 を有
効、出力選択信号Ｃ2 を無効にする。また、デコーダ１
５は、図２に示すようにデコーダ１２の出力選択信号Ｃ
が有効のときに、アドレスＡｄｒ「０２００００００」
〜「０２３ＦＦＦＦＦ」に続く、アドレスＡｄｒ「０２
４０００００」〜「０２７ＦＦＦＦＦ」の４Ｍバイト分
のアドレス領域内では、出力選択信号Ｃ1 を無効、出力
選択信号Ｃ2 を有効にする。

【００４８】また、デコーダ１２の４つの出力選択信号
Ａ、Ｂ、Ｃ、Ｄのうち、出力選択信号Ｄは、デコーダ１
６に供給される。デコーダ１６には、デコーダ１２の出
力選択信号Ｄ、及び、アドレスＡｄｒが供給されてお
り、デコーダ１２の出力選択信号Ｄが有効のとき、動作
が有効となり、供給されるアドレスＡｄｒに応じた２つ
の選択信号Ｄ1 、Ｄ2 を出力する。

【００４９】デコーダ１６は、８ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、図２に示す
ようにデコーダ１２の出力選択信号Ｄが有効のときに、
アドレスＡｄｒ「０３００００００」〜「０３７ＦＦＦ
ＦＦ」の８Ｍバイト分のアドレス領域内では、出力選択
信号Ｄ1 を有効、出力選択信号Ｄ2 を無効にする。ま
た、デコーダ１６は、図２に示すようにデコーダ１２の
出力選択信号Ｄが有効のときに、アドレスＡｄｒ「０３
００００００」〜「０３７ＦＦＦＦＦ」に続く、アドレ
スＡｄｒ「０３８０００００」〜「０３ＦＦＦＦＦＦ」
の８Ｍバイト分のアドレス領域内では、出力選択信号Ｄ
1 を無効、出力選択信号Ｄ2 を有効にする。

【００５０】以上のようにして生成されたデコーダ１３
の出力選択信号Ａ1 、デコーダ１４の出力選択信号Ｂ1
、デコーダ１５の出力選択信号Ｃ1 、デコーダ１６の
出力選択信号Ｄ1 は、ＡＮＤゲート１７に供給される。
ＡＮＤゲート１７は、デコーダ１３、１４、１５、１６
からの出力選択信号Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 のＡＮＤ論
理をとり、その結果を１ＭバイトＲＯＭ３ａに供給する
出力イネーブル信号＊ＯＥ0 として第１の出力イネーブ
ル信号出力端子Ｔ２から出力する。

【００５１】また、デコーダ１３の出力選択信号Ａ2 、
デコーダ１４の出力選択信号Ｂ2 、デコーダ１５の出力
選択信号Ｃ2 、デコーダ１６の出力選択信号Ｄ2 は、Ａ
ＮＤゲート１８に供給される。ＡＮＤゲート１８は、デ
コーダ１３、１４、１５、１６からの出力選択信号Ａ2
、Ｂ2 、Ｃ2 、Ｄ2 のＡＮＤ論理をとり、その結果を
８ＭバイトＲＯＭ３ｂに供給する出力イネーブル信号＊
ＯＥ1 として第２の出力イネーブル信号出力端子Ｔ３か
ら出力する。

【００５２】次に、メモリ制御装置４の動作を説明す
る。図３に本発明の一実施例のメモリ制御装置の動作タ
イミングチャートを示す。図３（Ａ）はアドレスＡｄ
ｒ、図３（Ｂ）はチップセレクト信号＊ＣＳ、図３
（Ｃ）は第１の出力イネーブル信号＊ＯＥ0 、図３
（Ｄ）は第２の出力イネーブル信号＊ＯＥ1 、図３
（Ｅ）は選択信号Ａ、図３（Ｆ）は選択信号Ｄ、図３
（Ｇ）は選択信号Ａ1 、図３（Ｈ）は選択信号Ａ2 、図
３（Ｉ）は選択信号Ｄ1 、図３（Ｊ）は選択信号Ｄ2 を
示す。

【００５３】時刻ｔ1 で、図３（Ａ）に示すようにアド
レスＡｄｒ「０００１ＦＦＦＦ」がＣＰＵ２から供給さ
れたとすると、アドレスＡｄｒ「０００１ＦＦＦＦ」は
記憶部３に割り当てられた６４ＭバイトのアドレスＡｄ
ｒ「００００００００」〜「０３ＦＦＦＦＦＦ」に含ま
れるので、デコーダ１１の出力となる図３（Ｂ）のチッ
プセレクト信号＊ＣＳが有効（ローレベル）になる。

【００５４】チップセレクト信号＊ＣＳが有効になる
と、デコーダ１２の動作が有効になる。また、デコーダ
１２は、図３（Ａ）に示されるアドレスＡｄｒ「０００
１ＦＦＦＦ」がアドレスＡｄｒ「００００００００」〜
「００ＦＦＦＦＦＦ」の選択信号Ａを有効にするアドレ
ス領域に含まれるので、図３（Ｅ）に示されるように選
択信号Ａが有効（ローレベル）になる。

【００５５】選択信号Ａが有効になると、デコーダ１３
の動作が有効になる。デコーダ１３は、図３（Ａ）に示
されるアドレスＡｄｒ「０００１ＦＦＦＦ」が選択信号
Ａ1を有効にするアドレス領域に含まれるので、図３
（Ｇ）、（Ｈ）に示されるように選択信号Ａ1 を有効
（ローレベル）にし、選択信号Ａ2 を無効（ハイレベ
ル）にする。

【００５６】デコーダ１３の有効とされた出力選択信号
Ａ1 はＡＮＤゲート１７に供給され、無効とされた出力
選択信号Ａ2 はＡＮＤゲート１８に供給される。このと
き、他のデコーダ１４、１５、１６の出力選択信号Ｂ1
、Ｂ2 、Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 は、デコーダ１２の
選択信号Ｂ、Ｃ、Ｄが無効とされるため、全て無効とな
る。このため、ＡＮＤゲート１７に供給される選択信号
Ａ1 、Ｂ1 、Ｃ1 、Ｄ1は、Ａ1 が有効、Ｂ1 、Ｃ1 、
Ｄ1 が無効となる。また、ＡＮＤゲート１８に供給され
る選択信号Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 は全て無効となる。

【００５７】従って、図３（Ｃ）、（Ｄ）に示されるよ
うにＡＮＤゲート１７の出力である出力イネーブル信号
＊ＯＥ0 は、選択信号Ａ1 がローレベルとなるため、ロ
ーレベル（有効）となり、ＡＮＤゲート１８の出力は、
選択信号Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 が全てハイレベルとな
るのでハイレベル（無効）となる。

【００５８】したがって、第１の出力イネーブル信号出
力端子Ｔ2 に出力イネーブル信号端子が接続された１Ｍ
バイトＲＯＭ３ａが活性化される。１ＭバイトＲＯＭ３
ａは、供給されたアドレスＡｄｒ「０００１ＦＦＦＦ」
からデータを読み出し、ＣＰＵ２に供給する。

【００５９】また、時刻ｔ2 で、図３（Ａ）に示すよう
にアドレスＡｄｒ「０３９ＦＦＦＦＦ」がＣＰＵ２から
供給されたとすると、アドレスＡｄｒ「０３９ＦＦＦＦ
Ｆ」は記憶部３に割り当てられた６４Ｍバイトのアドレ
スＡｄｒ「００００００００」〜「０３ＦＦＦＦＦＦ」
に含まれるので、デコーダ１１の出力となる図３（Ｂ）
のチップセレクト信号＊ＣＳが有効（ローレベル）にな
る。

【００６０】チップセレクト信号＊ＣＳが有効になる
と、デコーダ１２の動作が有効になる。また、図３
（Ａ）に示されるアドレスＡｄｒ「０３９ＦＦＦＦＦ」
は、アドレスＡｄｒ「０３００００００」〜「０３ＦＦ
ＦＦＦＦ」の選択信号Ｄを有効にするアドレス領域に含
まれるので、デコーダ１２により図３（Ｅ）に示される
ように選択信号Ｄが有効（ローレベル）にされる。

【００６１】選択信号Ｄが有効になると、デコーダ１６
の動作が有効になる。図３（Ａ）に示されるアドレスＡ
ｄｒ「０３９ＦＦＦＦＦ」は、選択信号Ｄ2 を有効にす
るアドレス領域に含まれるので、デコーダ１６により図
３（Ｇ）、（Ｈ）に示されるように選択信号Ｄ1 が無効
（ハイレベル）にされ、選択信号Ｄ2 が有効（ローレベ
ル）にされる。

【００６２】デコーダ１６で有効とされた出力選択信号
Ｄ2 はＡＮＤゲート１８に供給され、無効とされた出力
選択信号Ａ1 はＡＮＤゲート１７に供給される。このと
き、他のデコーダ１３、１４、１５の出力選択信号Ａ1
、Ａ2 、Ｂ1 、Ｂ2 、Ｃ1 、Ｃ2 は、デコーダ１２の
選択信号Ｂ、Ｃ、Ｄが無効とされるため、全て無効とな
る。このため、ＡＮＤゲート１７に供給される選択信号
Ａ1 、Ｂ1 、Ｃ1 、Ｄ1は、全て無効となる。また、Ａ
ＮＤゲート１８に供給される選択信号は、Ｄ2 が有効と
なり、Ａ2 、Ｂ2 、Ｃ2 は無効となる。

【００６３】従って、図３（Ｃ）、（Ｄ）に示されるよ
うにＡＮＤゲート１７の出力である出力イネーブル信号
＊ＯＥ0 は、選択信号Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 全てがロ
ーレベルとなるため、ハイレベル（無効）となり、ＡＮ
Ｄゲート１８の出力は、選択信号Ｄ2 がローレベルとな
るのでローレベル（有効）となる。

【００６４】したがって、第１の出力イネーブル信号出
力端子Ｔ2 の第１の出力イネーブル信号＊ＯＥ0 は無効
となり、したがって、１ＭバイトＲＯＭ３ａは非活性状
態となり、第２の出力イネーブル信号出力端子Ｔ3 に出
力イネーブル信号端子が接続された８ＭバイトＲＯＭ３
ｂが活性化される。８ＭバイトＲＯＭ３ｂは、供給され
たアドレスＡｄｒ「０３９ＦＦＦＦＦ」からデータを読
み出し、ＣＰＵ２に供給する。

【００６５】上記本実施例によれば、バンクの異なり、
かつ、記憶容量の異なる１ＭバイトのＲＯＭ３ａと、８
ＭバイトのＲＯＭ３ｂとを連続的に扱いことが出来る。
このとき、出力ピンは、出力イネーブル信号＊ＯＥ0 、
＊ＯＥ1 を出力するための２つのピンを設けるだけでよ
いので、図１２、図１４に示すような方法に比べて出力
ピン数を大幅に減少でき、ＬＳＩ化したときに、ＬＳＩ
を小型化できる。

【００６６】また、本実施例では、デコーダと、ＡＮＤ
ゲートだけで構成でき、また、使用するアドレスの設定
はＣＰＵ２を制御するプログラムにより、図１４に示す
ようにセレクタ、セレクタを設定するためのＦＦが不要
なるので、メモリ制御装置４のハードウェアを大幅に変
更する必要がないので、ＬＳＩ化するときに、回路規模
を小さくでき、ＬＳＩを小型化出来る。

【００６７】なお、本実施例では、容量の異なる２つの
ＲＯＭを連続的に扱う場合について説明したが、更に複
雑な容量の組合せでの動作も可能である。図７に本発明
の他の実施例のメモリ制御装置が適用される情報処理シ
ステムのシステム構成図を示す。同図中、図４と同一構
成部分には同一符号を付し、その説明は省略する。

【００６８】本実施例は、記憶部２１が２つの領域で構
成されており、メモリ制御装置２２はチップセレクト信
号を記憶部２１の２つの領域に対応してアドレスに応じ
て２種類のチップセレクト信号＊ＣＳ1 、＊ＣＳ2 を生
成し、記憶部２１に供給してなる。

【００６９】図１１に本発明の他の実施例の記憶部２１
のブロック構成図を示す。記憶部２１は、プログラム用
メモリ部２３とデータ用メモリ部２４とから構成され
る。また、プログラム用メモリ部２３は、異なるバンク
の２つの２ＭバイトＲＯＭ２３ａ、２３ｂから構成さ
れ、また、データ用メモリ部２４は、異なるバンクの２
つの８ＭバイトＲＯＭ２４ａ、２４ｂから構成される。

【００７０】記憶部２１には、例えば、アドレスＡｄｒ
「００００００００」〜「０７ＦＦＦＦＦＦ」の１２８
Ｍバイトのアドレス領域が割り当てられている。記憶部
２１に割り当てられた１２８Ｍバイトのアドレス領域
は、アドレスＡｄｒ「００００００００」〜「０３ＦＦ
ＦＦＦＦ」、及び、「０４００００００」〜「０７ＦＦ
ＦＦＦＦ」の２つの６４Ｍバイトのアドレス領域に分割
される。アドレスＡｄｒ「００００００００」〜「０３
ＦＦＦＦＦＦ」には、プログラム用メモリ部２３、アド
レスＡｄｒ「０４００００００」〜「０７ＦＦＦＦＦ
Ｆ」には、データ用メモリ部２４が設定されている。

【００７１】プログラム用メモリ部２３に設定されたア
ドレスＡｄｒ「００００００００」〜「０３ＦＦＦＦＦ
Ｆ」は、アドレスＡｄｒ「００００００００」〜「００
ＦＦＦＦＦＦ」、アドレスＡｄｒ「０１００００００」
〜「０１ＦＦＦＦＦＦ」、アドレスＡｄｒ「０２０００
０００」〜「０２ＦＦＦＦＦＦ」、アドレスＡｄｒ「０
３００００００」〜「０３ＦＦＦＦＦＦ」のそれぞれ１
６Ｍバイトの４つのアドレス領域に分割される。

【００７２】アドレスＡｄｒ「００００００００」〜
「００ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス領域
は、１ＭバイトＲＯＭ用に割り当てられ、アドレスＡｄ
ｒ「００００００００」〜「０００ＦＦＦＦＦ」、及
び、アドレスＡｄｒ「００１０００００」〜「００１Ｆ
ＦＦＦＦ」の１Ｍバイト分の２つのアドレス領域が設定
されている。

【００７３】また、アドレスＡｄｒ「０１０００００
０」〜「０１ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、２ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０１００００００」〜「０１１ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０１２０００００」〜「０１３
ＦＦＦＦＦ」の２Ｍバイト分の２つのアドレス領域が設
定されている。

【００７４】さらに、アドレスＡｄｒ「０２０００００
０」〜「０２ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、４ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０２００００００」〜「０２３ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０２４０００００」〜「０２７
ＦＦＦＦＦ」の４Ｍバイト分の２つのアドレス領域が設
定されている。

【００７５】また、アドレスＡｄｒ「０３０００００
０」〜「０３ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、８ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０３００００００」〜「０３７ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０３８０００００」〜「０３Ｆ
ＦＦＦＦＦ」の８Ｍバイト分の２つのアドレス領域が設
定されている。

【００７６】ここで、本実施例では、２ＭバイトのＲＯ
Ｍ２３ａ及び２ＭバイトのＲＯＭ２３ｂが接続されるの
で、２ＭバイトのＲＯＭ２３ａには、アドレスＡｄｒ
「０１００００００」〜「０１１ＦＦＦＦＦ」の２Ｍバ
イト分のアドレス領域が割り当てられ、２ＭバイトのＲ
ＯＭ２３ｂには、アドレスＡｄｒ「０１２０００００」
〜「０１３ＦＦＦＦＦ」の２Ｍバイト分のアドレス領域
が割り当てられる。

【００７７】このため、ＣＰＵ２には記憶部２１のプロ
グラム用メモリ部２２へのアクセス可能なアドレスとし
て、アドレスＡｄｒ「０１００００００」〜「０１１Ｆ
ＦＦＦＦ」、及び、アドレスＡｄｒ「０１２００００
０」〜「０１３ＦＦＦＦＦ」の４Ｍバイト分のアドレス
領域がソフトウェアで設定される。

【００７８】また、データ用メモリ部２４に設定された
アドレスＡｄｒ「０４００００００」〜「０７ＦＦＦＦ
ＦＦ」は、プログラム用メモリ部２３と同様に、アドレ
スＡｄｒ「０４００００００」〜「０４ＦＦＦＦＦ
Ｆ」、アドレスＡｄｒ「０５００００００」〜「０５Ｆ
ＦＦＦＦＦ」、アドレスＡｄｒ「０６００００００」〜
「０６ＦＦＦＦＦＦ」、アドレスＡｄｒ「０７００００
００」〜「０７ＦＦＦＦＦＦ」のそれぞれ１６Ｍバイト
の４つのアドレス領域に分割される。

【００７９】アドレスＡｄｒ「０４００００００」〜
「０４ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス領域
は、１ＭバイトＲＯＭ用に割り当てられ、アドレスＡｄ
ｒ「０４００００００」〜「０４０ＦＦＦＦＦ」、及
び、アドレスＡｄｒ「０４１０００００」〜「０４１Ｆ
ＦＦＦＦ」の１Ｍバイト分の２つのアドレス領域が設定
されている。

【００８０】また、アドレスＡｄｒ「０５０００００
０」〜「０５ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、２ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０５００００００」〜「０５１ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０５２０００００」〜「０５３
ＦＦＦＦＦ」の２Ｍバイト分の２つのアドレス領域が設
定されている。

【００８１】さらに、アドレスＡｄｒ「０６０００００
０」〜「０６ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、４ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０６００００００」〜「０６３ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０６４０００００」〜「０６７
ＦＦＦＦＦ」の４Ｍバイト分の２つのアドレス領域が設
定されている。

【００８２】また、アドレスＡｄｒ「０７０００００
０」〜「０７ＦＦＦＦＦＦ」の１６Ｍバイトのアドレス
領域は、８ＭバイトＲＯＭ用に割り当てられ、アドレス
Ａｄｒ「０７００００００」〜「０７７ＦＦＦＦＦ」、
及び、アドレスＡｄｒ「０７８０００００」〜「０７Ｆ
ＦＦＦＦＦ」の８Ｍバイト分の２つのアドレス領域が設
定されている。

【００８３】ここで、本実施例では、８ＭバイトのＲＯ
Ｍ２４ａ及び８ＭバイトのＲＯＭ２４ｂが接続されるの
で、８ＭバイトのＲＯＭ２４ａには、アドレスＡｄｒ
「０７００００００」〜「０７７ＦＦＦＦＦ」の８Ｍバ
イト分のアドレス領域が割り当てられ、８ＭバイトのＲ
ＯＭ２４ｂには、アドレスＡｄｒ「０７８０００００」
〜「０７ＦＦＦＦＦＦ」の８Ｍバイト分のアドレス領域
が割り当てられる。

【００８４】このため、ＣＰＵ２には記憶部３へのアク
セス可能なアドレスとして、アドレスＡｄｒ「０７００
００００」〜「０７７ＦＦＦＦＦ」、及び、アドレスＡ
ｄｒ「０７８０００００」〜「０７ＦＦＦＦＦＦ」の１
６Ｍバイト分のアドレス領域がソフトウェアで設定され
る。

【００８５】図８に本発明の一実施例のメモリ制御装置
のブロック構成図を示す。同図中、図１と同一構成部分
には同一符号を付し、その説明は省略する。本実施例の
メモリ制御装置２２は、図１のデコーダ１１に換えて、
アドレスＡｄｒ「００００００００」〜「０７ＦＦＦＦ
ＦＦ」で出力を有効とし、記憶部２１を選択する選択信
号を出力するデコーダ２５、デコーダ２５の選択信号に
応じて有効とされ、アドレスＡｄｒ「０００００００
０」〜「００ＦＦＦＦＦＦ」、すなわち、プログラム用
メモリ部２３選択時に有効となる第１のチップセレクト
信号＊ＣＳ1 、及び、アドレスＡｄｒ「０４０００００
０」〜「０７ＦＦＦＦＦＦ」、すなわち、データ用メモ
リ部２４選択時に有効となる第２のチップセレクト信号
＊ＣＳ2 を生成するデコーダ２６を設けてなる。

【００８６】デコーダ２５の出力信号は、記憶部２１の
選択信号として、デコーダ２６及びデコーダ１２に供給
される。図９に本発明の他の実施例のメモリ制御装置の
デコーダの動作説明図を示す。デコーダ２６は、特許請
求の範囲中の第２の選択手段に相当し、アドレスＡｄ
ｒ、及び、デコーダ２５の出力選択信号が供給され、デ
コーダ２５の出力選択信号が有効となると、動作が有効
とされ、アドレスＡｄｒ「００００００００」〜「００
ＦＦＦＦＦＦ」、すなわち、プログラム用メモリ部２３
選択時には第１のチップセレクト信号＊ＣＳ1 を有効と
し、第１のチップセレクト信号出力端子Ｔ11から出力
し、アドレスＡｄｒ「０４００００００」〜「０７ＦＦ
ＦＦＦＦ」、すなわち、データ用メモリ部２４で有効と
なる第２のチップセレクト信号＊ＣＳ2 を有効とし、第
２のチップセレクト信号出力端子Ｔ12から出力する。

【００８７】第１のチップセレクト端子Ｔ11は記憶部２
１のプログラム用メモリ部２３を構成する２ＭバイトＲ
ＯＭ２３ａ、２３ｂのチップセレクト端子に接続され
る。２ＭバイトＲＯＭ２３ａ、２３ｂは、第１のチップ
セレクト信号出力端子Ｔ11から出力される第１のチップ
セレクト信号＊ＣＳ1 が有効のとき、ともに活性化さ
れ、データの読み出し可能となる。このデコーダ２６の
出力である第１のチップセレクト信号＊ＣＳ1 により記
憶部２１のプログラム用メモリ部２３に対応する６４Ｍ
バイトのアドレス領域が選択される。

【００８８】また、第２のチップセレクト端子Ｔ12は記
憶部２１のデータ用メモリ部２４を構成する８Ｍバイト
ＲＯＭ２４ａ、２４ｂのチップセレクト端子に接続され
る。８ＭバイトＲＯＭ２４ａ、２４ｂは、第２のチップ
セレクト信号出力端子Ｔ12から出力される第２のチップ
セレクト信号＊ＣＳ2 が有効のとき、ともに活性化さ
れ、データの読み出し可能となる。このデコーダ２６の
出力である第２のチップセレクト信号＊ＣＳ2 により記
憶部２１のデータ用メモリ部２４に対応する６４Ｍバイ
トのアドレス領域が選択される。

【００８９】また、デコーダ２５の出力信号は、デコー
ダ２６の他にデコーダ１２に供給される。デコーダ１２
には、デコーダ２５からの選択信号及びアドレスＡｄｒ
が供給される。デコーダ１２は、デコーダ２５の出力信
号が有効のときに、動作が有効とされ、アドレスＡｄｒ
に応じて４つの選択信号Ａ、Ｂ、Ｃ、Ｄを生成し、出力
する。デコーダ１２では、供給されたアドレスＡｄｒが
「００００００００」〜「００ＦＦＦＦＦＦ」、及び、
「０４００００００」〜「０４ＦＦＦＦＦＦ」のとき、
選択信号Ａを有効にし、選択信号Ｂ、Ｃ、Ｄを無効にす
る。

【００９０】また、デコーダ１２は、供給されたアドレ
スＡｄｒが「０１００００００」〜「０１ＦＦＦＦＦ
Ｆ」、及び、「０５００００００」〜「０５ＦＦＦＦＦ
Ｆ」のとき、選択信号Ｂを有効にし、選択信号Ａ、Ｃ、
Ｄを無効にする。さらに、デコーダ１２は、供給された
アドレスＡｄｒが「０２００００００」〜「０２ＦＦＦ
ＦＦＦ」、及び、「０６００００００」〜「０６ＦＦＦ
ＦＦＦ」のとき、選択信号Ｃを有効にし、選択信号Ａ、
Ｂ、Ｄを無効にする。また、デコーダ１２は、供給され
たアドレスＡｄｒが「０３００００００」〜「０３ＦＦ
ＦＦＦＦ」、及び、「０７００００００」〜「０７ＦＦ
ＦＦＦＦ」のとき、選択信号Ｄを有効にし、選択信号
Ａ、Ｂ、Ｃを無効にする。

【００９１】デコーダ１２の４つの出力選択信号Ａ、
Ｂ、Ｃ、Ｄのうち、出力選択信号Ａは、デコーダ１３に
供給される。デコーダ１３には、出力選択信号Ａ、及
び、アドレスＡｄｒが供給されており、出力選択信号Ａ
が有効のとき、動作が有効となり、供給されるアドレス
Ａｄｒに応じた２つの選択信号Ａ1 、Ａ2 を出力する。

【００９２】デコーダ１３は、１ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、図９に示す
ようにデコーダ１２の出力選択信号Ａが有効のときに、
アドレスＡｄｒ「００００００００」〜「０００ＦＦＦ
ＦＦ」、又は、「０４００００００」〜「０４０ＦＦＦ
ＦＦ」の１Ｍバイト分のアドレス領域内では、出力選択
信号Ａ1 を有効、出力選択信号Ａ2 を無効にする。ま
た、デコーダ１３は、図９に示すようにデコーダ１２の
出力選択信号Ａが有効のときに、アドレスＡｄｒ「００
００００００」〜「０００ＦＦＦＦＦ」に続く、アドレ
スＡｄｒ「００１０００００」〜「００１ＦＦＦＦＦ」
の１Ｍバイト分のアドレス領域、及び、アドレスＡｄｒ
「０４００００００」〜「０４０ＦＦＦＦＦ」に続く、
アドレスＡｄｒ「０４１０００００」〜「０４１ＦＦＦ
ＦＦ」の１Ｍバイト分のアドレス領域内では、出力選択
信号Ａ1 を無効、出力選択信号Ａ2 を有効にする。

【００９３】また、デコーダ１２の４つの出力選択信号
Ａ、Ｂ、Ｃ、Ｄのうち、出力選択信号Ｂは、デコーダ１
４に供給される。デコーダ１４には、出力選択信号Ｂ、
及び、アドレスＡｄｒが供給されており、出力選択信号
Ｂが有効のとき、動作が有効となり、供給されるアドレ
スＡｄｒに応じた２つの選択信号Ｂ1 、Ｂ2 を出力す
る。

【００９４】デコーダ１４は、２ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、図９に示す
ようにデコーダ１２の出力選択信号Ｂが有効のときに、
アドレスＡｄｒ「０１００００００」〜「０１１ＦＦＦ
ＦＦ」、及び、アドレスＡｄｒ「０５００００００」〜
「０５１ＦＦＦＦＦ」の２Ｍバイト分のアドレス領域内
では、出力選択信号Ｂ1 を有効、出力選択信号Ｂ2 を無
効にする。また、デコーダ１４は、図９に示すようにデ
コーダ１２の出力選択信号Ｂが有効のときに、アドレス
Ａｄｒ「０１００００００」〜「０１１ＦＦＦＦＦ」に
続く、アドレスＡｄｒ「００１２００００」〜「００１
３ＦＦＦＦ」、及び、アドレスＡｄｒ「０５０００００
０」〜「０５１ＦＦＦＦＦ」に続く、アドレスＡｄｒ
「００５２００００」〜「００５３ＦＦＦＦ」の２Ｍバ
イト分のアドレス領域内では、出力選択信号Ｂ1 を無
効、出力選択信号Ｂ2 を有効にする。

【００９５】また、デコーダ１２の４つの出力選択信号
Ａ、Ｂ、Ｃ、Ｄのうち、出力選択信号Ｃは、デコーダ１
５に供給される。デコーダ１５には、デコーダ１２の出
力選択信号Ｃ、及び、アドレスＡｄｒが供給されてお
り、デコーダ１２の出力選択信号Ｃが有効のとき、動作
が有効となり、供給されるアドレスＡｄｒに応じた２つ
の選択信号Ｃ1 、Ｃ2 を出力する。

【００９６】デコーダ１５は、４ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、図９に示す
ように出力選択信号Ｃが有効のときに、アドレスＡｄｒ
「０２００００００」〜「０２３ＦＦＦＦＦ」、及び、
アドレスＡｄｒ「０６００００００」〜「０６３ＦＦＦ
ＦＦ」の４Ｍバイト分のアドレス領域内では、出力選択
信号Ｃ1 を有効、出力選択信号Ｃ2 を無効にする。ま
た、デコーダ１５は、図９に示すようにデコーダ１２の
出力選択信号Ｃが有効のときに、アドレスＡｄｒ「０２
００００００」〜「０２３ＦＦＦＦＦ」に続く、アドレ
スＡｄｒ「０２４０００００」〜「０２７ＦＦＦＦ
Ｆ」、及び、アドレスＡｄｒ「０６００００００」〜
「０６３ＦＦＦＦＦ」に続く、アドレスＡｄｒ「０６４
０００００」〜「０６７ＦＦＦＦＦ」の４Ｍバイト分の
アドレス領域内では、出力選択信号Ｃ1 を無効、出力選
択信号Ｃ2 を有効にする。

【００９７】また、デコーダ１２の４つの出力選択信号
Ａ、Ｂ、Ｃ、Ｄのうち、出力選択信号Ｄは、デコーダ１
６に供給される。デコーダ１６には、デコーダ１２の出
力選択信号Ｄ、及び、アドレスＡｄｒが供給されてお
り、デコーダ１２の出力選択信号Ｄが有効のとき、動作
が有効となり、供給されるアドレスＡｄｒに応じた２つ
の選択信号Ｄ1 、Ｄ2 を出力する。

【００９８】デコーダ１６は、８ＭバイトＲＯＭ用の出
力イネーブル信号を生成するための回路で、図９に示す
ようにデコーダ１２の出力選択信号Ｄが有効のときに、
アドレスＡｄｒ「０３００００００」〜「０３７ＦＦＦ
ＦＦ」、及び、アドレスＡｄｒ「０７００００００」〜
「０７７ＦＦＦＦＦ」の８Ｍバイト分のアドレス領域内
では、出力選択信号Ｄ1 を有効、出力選択信号Ｄ2 を無
効にする。また、デコーダ１６は、図９に示すようにデ
コーダ１２の出力選択信号Ｄが有効のときに、アドレス
Ａｄｒ「０３００００００」〜「０３７ＦＦＦＦＦ」に
続く、アドレスＡｄｒ「０３８０００００」〜「０３Ｆ
ＦＦＦＦＦ」、及び、アドレスＡｄｒ「０７０００００
０」〜「０７７ＦＦＦＦＦ」に続く、アドレスＡｄｒ
「０７８０００００」〜「０７ＦＦＦＦＦＦ」の８Ｍバ
イト分のアドレス領域内では、出力選択信号Ｄ1 を無
効、出力選択信号Ｄ2 を有効にする。

【００９９】以上のようにして生成されたデコーダ１３
の出力選択信号Ａ1 、デコーダ１４の出力選択信号Ｂ1
、デコーダ１５の出力選択信号Ｃ1 、デコーダ１６の
出力選択信号Ｄ1 は、ＡＮＤゲート１７に供給される。
ＡＮＤゲート１７は、デコーダ１３、１４、１５、１６
からの出力選択信号Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 のＡＮＤ論
理をとり、その結果を１ＭバイトＲＯＭ３ａに供給する
出力イネーブル信号＊ＯＥ0 として第１の出力イネーブ
ル信号出力端子Ｔ２から出力する。

【０１００】第１の出力イネーブル信号出力端子Ｔ２
は、プログラム用メモリ部２３の２ＭバイトＲＯＭ２３
ａ及びデータ用メモリ部２４の８ＭバイトＲＯＭ２４ａ
の出力イネーブル信号端子に接続される。また、デコー
ダ１３の出力選択信号Ａ2 、デコーダ１４の出力選択信
号Ｂ2 、デコーダ１５の出力選択信号Ｃ2 、デコーダ１
６の出力選択信号Ｄ2 は、ＡＮＤゲート１８に供給され
る。ＡＮＤゲート１８は、デコーダ１３、１４、１５、
１６からの出力選択信号Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 のＡＮ
Ｄ論理をとり、その結果を８ＭバイトＲＯＭ３ｂに供給
する出力イネーブル信号＊ＯＥ1 として第２の出力イネ
ーブル信号出力端子Ｔ３から出力する。

【０１０１】第２の出力イネーブル信号出力端子Ｔ３
は、プログラム用メモリ部２３の２ＭバイトＲＯＭ２３
ｂ及びデータ用メモリ部２４の８ＭバイトＲＯＭ２４ｂ
の出力イネーブル信号端子に接続される。次に、メモリ
制御装置２１の動作を説明する。

【０１０２】図１０に本発明の他の実施例のメモリ制御
装置の動作タイミングチャートを示す。図１０（Ａ）は
アドレスＡｄｒ、図１０（Ｂ）は第１のチップセレクト
信号＊ＣＳ1 、図１０（Ｃ）は第２のチップセレクト信
号＊ＣＳ2 、図３（Ｄ）は第１の出力イネーブル信号＊
ＯＥ0 、図３（Ｅ）は第２の出力イネーブル信号＊ＯＥ
1 、図３（Ｆ）は選択信号Ｂ、図３（Ｇ）は選択信号
Ｄ、図３（Ｈ）は選択信号Ｂ1 、図３（Ｉ）は選択信号
Ｂ2 、図３（Ｊ）は選択信号Ｄ1 、図３（Ｋ）は選択信
号Ｄ2 を示す。

【０１０３】時刻ｔ1 で、図１０（Ａ）に示すようにア
ドレスＡｄｒ「０１１ＦＦＦＦＦ」がＣＰＵ２から供給
されたとすると、アドレスＡｄｒ「０１１ＦＦＦＦＦ」
は記憶部２１に割り当てられた１２８Ｍバイトのアドレ
スＡｄｒ「００００００００」〜「０７ＦＦＦＦＦＦ」
に含まれるので、デコーダ２５の出力信号は有効にな
る。デコーダ２５の出力が有効になると、デコーダ２６
及びデコーダ１２の動作が有効になる。

【０１０４】このとき、デコーダ１６に供給されるアド
レスＡｄｒは、「０１１ＦＦＦＦＦ」、すなわち、プロ
グラム用メモリ部２３を選択するアドレスなので、図１
０（Ｂ）、（Ｃ）に示すように第１のチップセレクト信
号＊ＣＳ1 が有効（ローレベル）になり、第２のチップ
セレクト信号＊ＣＳ2 は無効（ハイレベル）になる。

【０１０５】デコーダ２５の出力信号が有効になると、
デコーダ１２の動作が有効になる。デコーダ１２には、
図１０（Ａ）に示されるアドレスＡｄｒ「０１１ＦＦＦ
ＦＦ」が供給される。このとき、アドレスＡｄｒ「０１
１ＦＦＦＦＦ」はアドレスＡｄｒ「０１００００００」
〜「０１ＦＦＦＦＦＦ」に含まれ、選択信号Ｂを有効に
するアドレス領域にあるので、デコーダ１２は、図１０
（Ｆ）に示されるように選択信号Ｂを有効（ローレベ
ル）にする。

【０１０６】選択信号Ｂが有効になると、デコーダ１４
の動作が有効になる。デコーダ１４は、図１０（Ａ）に
示されるアドレスＡｄｒ「０１１ＦＦＦＦＦ」が選択信
号Ａ1 を有効にするアドレス領域に含まれるので、図１
０（Ｈ）、（Ｉ）に示されるように選択信号Ｂ1 を有効
（ローレベル）にし、選択信号Ｂ2 を無効（ハイレベ
ル）にする。

【０１０７】デコーダ１４の有効とされた出力選択信号
Ｂ1 はＡＮＤゲート１７に供給され、無効とされた出力
選択信号Ｂ2 はＡＮＤゲート１８に供給される。このと
き、他のデコーダ１３、１５、１６の出力選択信号Ｂ1
、Ｂ2 、Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 は、デコーダ１２の
選択信号Ａ、Ｃ、Ｄが無効とされるため、全て無効とな
る。このため、ＡＮＤゲート１７に供給される選択信号
Ａ1 、Ｂ1 、Ｃ1 、Ｄ1は、Ａ1 が有効、Ｂ1 、Ｃ1 、
Ｄ1 が無効となる。また、ＡＮＤゲート１８に供給され
る選択信号Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 は全て無効となる。

【０１０８】従って、図１０（Ｄ）、（Ｅ）に示される
ようにＡＮＤゲート１７の出力である出力イネーブル信
号＊ＯＥ0 は、選択信号Ａ1 がローレベルとなるため、
ローレベル（有効）となり、ＡＮＤゲート１８の出力
は、選択信号Ａ2 、Ｂ2 、Ｃ2、Ｄ2 が全てハイレベル
となるのでハイレベル（無効）となる。

【０１０９】したがって、第１の出力イネーブル信号出
力端子Ｔ2 に出力イネーブル信号端子が接続された２Ｍ
バイトＲＯＭ２３ａ、及び、８ＭバイトＲＯＭ２４ａが
活性化される。このとき、第１のチップセレクト信号＊
ＣＳ1 は有効で、第２のチップセレクト信号＊ＣＳ2 は
無効であるので、２ＭバイトＲＯＭ２３ａだけがデータ
読み出し可能とされ、２ＭバイトＲＯＭ２３ａのアドレ
スＡｄｒ「０１１ＦＦＦＦＦ」からデータが読み出さ
れ、ＣＰＵ２に供給される。

【０１１０】また、時刻ｔ2 で、図１０（Ａ）に示すよ
うにアドレスＡｄｒ「０１２０００００」がＣＰＵ２か
ら供給されたとすると、アドレスＡｄｒ「０１２０００
００」は記憶部２１に割り当てられた１２８Ｍバイトの
アドレスＡｄｒ「００００００００」〜「０７ＦＦＦＦ
ＦＦ」に含まれるので、デコーダ２５の出力は有効とな
る。デコーダ２５の出力が有効とされると、デコーダ２
６、１２の動作が有効となる。

【０１１１】デコーダ２６は、動作が有効となると、供
給されたアドレスＡｄｒ「０１２０００００」に応じて
第１及び第２のチップセレクト信号を出力する。アドレ
スＡｄｒ「０１２０００００」は、分割されたアドレス
Ａｄｒ「００００００００」〜「０３ＦＦＦＦＦＦ」、
すなわち、プログラム用メモリ部２３のアドレス領域に
含まれるので、図１０（Ｂ）、（Ｃ）に示すように第１
のチップセレクト信号＊ＣＳ1 が有効（ローレベル）に
なり、第２のチップセレクト信号＊ＣＳ2 が無効にな
る。

【０１１２】また、デコーダ２５の出力信号が有効にな
ると、デコーダ１２の動作が有効になる。デコーダ１２
は、アドレスＡｄｒ「０１２０００００」に応じて４つ
の選択信号Ａ、Ｂ、Ｃ、Ｄを出力する。このとき、デコ
ーダ１２に供給されるアドレスは、図１０（Ａ）に示さ
れるアドレスＡｄｒ「０１２０００００」であり、選択
信号Ｂを有効にするアドレスＡｄｒ「０１２００００
０」〜「０１３ＦＦＦＦＦ」の領域に含まれるので、デ
コーダ１２は、図１０（Ｆ）に示されるように選択信号
Ｂを有効（ローレベル）にする。

【０１１３】選択信号Ｂが有効になると、デコーダ１４
の動作が有効になる。図１０（Ａ）に示されるアドレス
Ａｄｒ「０１２０００００」は、選択信号Ｂ2 を有効に
するアドレス領域に含まれるので、デコーダ１４により
図１０（Ｈ）、（Ｉ）に示されるように選択信号Ｂ1 が
無効（ハイレベル）にされ、選択信号Ｂ2 が有効（ロー
レベル）にされる。

【０１１４】デコーダ１４で有効とされた出力選択信号
Ｂ2 はＡＮＤゲート１８に供給され、無効とされた出力
選択信号Ｂ1 はＡＮＤゲート１７に供給される。このと
き、他のデコーダ１３、１５、１６の出力選択信号Ａ1
、Ａ2 、Ｃ1 、Ｃ2 、Ｄ1 、Ｄ2 は、デコーダ１２の
選択信号Ａ、Ｃ、Ｄが無効とされるため、全て無効とな
る。このため、ＡＮＤゲート１７に供給される選択信号
Ａ1 、Ｂ1 、Ｃ1 、Ｄ1は、全て無効となる。また、Ａ
ＮＤゲート１８に供給される選択信号は、Ｂ2 が有効と
なり、Ａ2 、Ｃ2 、Ｄ2 は無効となる。

【０１１５】従って、図１０（Ｄ）、（Ｅ）に示される
ようにＡＮＤゲート１７の出力である出力イネーブル信
号＊ＯＥ0 は、選択信号Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 全てが
ローレベルとなるため、ハイレベル（無効）となり、Ａ
ＮＤゲート１８の出力は、選択信号Ｂ2 がローレベルと
なるのでローレベル（有効）となる。

【０１１６】したがって、第１の出力イネーブル信号出
力端子Ｔ2 の第１の出力イネーブル信号＊ＯＥ0 は無効
となり、したがって、２ＭバイトＲＯＭ２３ａ、及び、
８ＭバイトＲＯＭ２４ａは非活性状態となり、第２の出
力イネーブル信号出力端子Ｔ3 に出力イネーブル信号端
子が接続された２ＭバイトＲＯＭ２３ｂ、及び、８Ｍバ
イトＲＯＭ２４ｂは活性化される。このとき、第２のチ
ップセレクト信号＊ＣＳ2 は無効であるので、第２のチ
ップセレクト信号＊ＣＳ2 により活性化される８Ｍバイ
トＲＯＭ２４ｂは非活性状態とされ、２ＭバイトＲＯＭ
２３ｂからアドレスＡｄｒ「０１２０００００」のデー
タが読み出され、ＣＰＵ２に供給される。

【０１１７】時刻ｔ3 で、図１０（Ａ）に示すようにア
ドレスＡｄｒ「０７７ＦＦＦＦＦ」がＣＰＵ２から供給
されたとすると、供給されたアドレスＡｄｒ「０７７Ｆ
ＦＦＦＦ」は記憶部２１に割り当てられた１２８Ｍバイ
トのアドレスＡｄｒ「００００００００」〜「０７ＦＦ
ＦＦＦＦ」に含まれるので、デコーダ２５の出力信号は
有効になる。デコーダ２５の出力が有効になると、デコ
ーダ２６及びデコーダ１２の動作が有効になる。

【０１１８】このとき、デコーダ１６に供給されるアド
レスＡｄｒは、「０７７ＦＦＦＦＦ」、すなわち、デー
タ用メモリ部２４を選択するアドレスなので、図１０
（Ｂ）、（Ｃ）に示すように第１のチップセレクト信号
＊ＣＳ1 が無効（ハイレベル）になり、第２のチップセ
レクト信号＊ＣＳ2 は有効（ローレベル）になる。 デ
コーダ２５の出力信号が有効になると、デコーダ１２の
動作が有効になる。デコーダ１２には、図１０（Ａ）に
示されるアドレスＡｄｒ「０７７ＦＦＦＦＦ」が供給さ
れる。このとき、アドレスＡｄｒ「０７７ＦＦＦＦＦ」
はアドレスＡｄｒ「０７００００００」〜「０７ＦＦＦ
ＦＦＦ」に含まれ、選択信号Ｄを有効にするアドレス領
域にあるので、デコーダ１２は、図１０（Ｇ）に示され
るように選択信号Ｄを有効（ローレベル）にする。

【０１１９】選択信号Ｄが有効になると、デコーダ１６
の動作が有効になる。デコーダ１６は、図１０（Ａ）に
示されるアドレスＡｄｒ「０７７ＦＦＦＦＦ」が選択信
号Ｄ1 を有効にするアドレス領域に含まれるので、図１
０（Ｈ）、（Ｉ）に示されるように選択信号Ｄ1 を有効
（ローレベル）にし、選択信号Ｄ2 を無効（ハイレベ
ル）にする。

【０１２０】デコーダ１６の有効とされた出力選択信号
Ｄ1 はＡＮＤゲート１７に供給され、無効とされた出力
選択信号Ｄ2 はＡＮＤゲート１８に供給される。このと
き、他のデコーダ１３、１４、１５の出力選択信号Ａ1
、Ａ2 、Ｂ1 、Ｂ2 、Ｃ1 、Ｃ2 は、デコーダ１２の
選択信号Ａ、Ｂ、Ｃが無効とされるため、全て無効とな
る。

【０１２１】したがって、ＡＮＤゲート１７に供給され
る選択信号Ａ1 、Ｂ1 、Ｃ1 、Ｄ1は、Ａ1 が有効、Ｂ1
、Ｃ1 、Ｄ1 が無効となる。また、ＡＮＤゲート１８
に供給される選択信号Ａ2 、Ｂ2 、Ｃ2 、Ｄ2 は全て無
効となる。従って、図１０（Ｄ）、（Ｅ）に示されるよ
うにＡＮＤゲート１７の出力である出力イネーブル信号
＊ＯＥ0 は、選択信号Ｄ1 がローレベルとなるため、ロ
ーレベル（有効）となり、ＡＮＤゲート１８の出力は、
選択信号Ａ2 、Ｂ2 、Ｃ2、Ｄ2 が全てハイレベルとな
るのでハイレベル（無効）となる。

【０１２２】したがって、第１の出力イネーブル信号出
力端子Ｔ2 に出力イネーブル信号端子が接続された２Ｍ
バイトＲＯＭ２３ａ、及び、８ＭバイトＲＯＭ２４ａが
活性化される。このとき、第１のチップセレクト信号＊
ＣＳ1 は無効で、第２のチップセレクト信号＊ＣＳ2 は
有効であるので、８ＭバイトＲＯＭ２４ａだけがデータ
読み出し可能とされ、８ＭバイトＲＯＭ２４ａのアドレ
スＡｄｒ「０７７ＦＦＦＦＦ」からデータが読み出さ
れ、ＣＰＵ２に供給される。

【０１２３】また、時刻ｔ4 で、図１０（Ａ）に示すよ
うにアドレスＡｄｒ「０７８０００００」がＣＰＵ２か
ら供給されたとすると、アドレスＡｄｒ「０７８０００
００」は記憶部２１に割り当てられた１２８Ｍバイトの
アドレスＡｄｒ「００００００００」〜「０７ＦＦＦＦ
ＦＦ」に含まれるので、デコーダ２５の出力は有効とな
る。デコーダ２５の出力が有効とされると、デコーダ２
６、１２の動作が有効となる。

【０１２４】デコーダ２６は、動作が有効となると、供
給されたアドレスＡｄｒ「０７８０００００」に応じて
第１及び第２のチップセレクト信号を出力する。アドレ
スＡｄｒ「０７８０００００」は、分割されたアドレス
Ａｄｒ「０７８０００００」〜「０７ＦＦＦＦＦＦ」、
すなわち、データ用メモリ部２３のアドレス領域に含ま
れるので、図１０（Ｂ）、（Ｃ）に示すように第１のチ
ップセレクト信号＊ＣＳ1 が無効（ハイレベル）にな
り、第２のチップセレクト信号＊ＣＳ2 が有効（ローレ
ベル）になる。

【０１２５】また、デコーダ２５の出力信号が有効にな
ると、デコーダ１２の動作が有効になる。デコーダ１２
は、アドレスＡｄｒ「０７８０００００」に応じて４つ
の選択信号Ａ、Ｂ、Ｃ、Ｄを出力する。このとき、デコ
ーダ１２に供給されるアドレスは、図１０（Ａ）に示さ
れるアドレスＡｄｒ「０７８０００００」であり、選択
信号Ｄを有効にするアドレスＡｄｒ「０７０００００
０」〜「０７ＦＦＦＦＦＦ」の領域に含まれるので、デ
コーダ１２は、図１０（Ｆ）に示されるように選択信号
Ｄを有効（ローレベル）にする。

【０１２６】選択信号Ｄが有効になると、デコーダ１６
の動作が有効になる。図１０（Ａ）に示されるアドレス
Ａｄｒ「０７８０００００」は、選択信号Ｄ2 を有効に
するアドレス領域に含まれるので、デコーダ１６により
図１０（Ｈ）、（Ｉ）に示されるように選択信号Ｄ1 が
無効（ハイレベル）にされ、選択信号Ｄ2 が有効（ロー
レベル）にされる。

【０１２７】デコーダ１６で有効とされた出力選択信号
Ｄ2 はＡＮＤゲート１８に供給され、無効とされた出力
選択信号Ｄ1 はＡＮＤゲート１７に供給される。このと
き、他のデコーダ１３、１４、１５の出力選択信号Ａ1
、Ａ2 、Ｂ1 、Ｂ2 、Ｃ1 、Ｃ2 は、デコーダ１２の
選択信号Ａ、Ｂ、Ｃが無効とされるため、全て無効とな
る。

【０１２８】したがって、ＡＮＤゲート１７に供給され
る選択信号Ａ1 、Ｂ1 、Ｃ1 、Ｄ1は、全て無効とな
る。また、ＡＮＤゲート１８に供給される選択信号は、
Ｄ2 が有効となり、Ａ2 、Ｂ2 、Ｄ2 は無効となる。従
って、図１０（Ｄ）、（Ｅ）に示されるようにＡＮＤゲ
ート１７の出力である出力イネーブル信号＊ＯＥ0 は、
選択信号Ａ1 、Ｂ1 、Ｃ1 、Ｄ1 全てがローレベルとな
るため、ハイレベル（無効）となり、ＡＮＤゲート１８
の出力は、選択信号Ｄ2 がローレベルとなるのでローレ
ベル（有効）となる。

【０１２９】したがって、第１の出力イネーブル信号出
力端子Ｔ2 の第１の出力イネーブル信号＊ＯＥ0 は無効
となり、したがって、２ＭバイトＲＯＭ２３ａ、及び、
８ＭバイトＲＯＭ２４ａは非活性状態となり、第２の出
力イネーブル信号出力端子Ｔ3 に出力イネーブル信号端
子が接続された２ＭバイトＲＯＭ２３ｂ、及び、８Ｍバ
イトＲＯＭ２４ｂは活性化される。このとき、第１のチ
ップセレクト信号＊ＣＳ1 は無効であるので、第１のチ
ップセレクト信号＊ＣＳ1 により活性化される２Ｍバイ
トＲＯＭ２３ｂは非活性状態とされ、８ＭバイトＲＯＭ
２４ｂのアドレスＡｄｒ「０１２０００００」のデータ
が読み出され、ＣＰＵ２に供給される。

【０１３０】なお、本実施例では、プログラム用メモリ
部２３、データ用メモリ部２４で同一の記憶容量（２Ｍ
バイト、８Ｍバイト）のメモリによりバンクＢＡＮＫ1
、ＢＡＮＫ2 を構成しているが、例えば、図５に示す
ように異なる記憶容量のメモリでバンクを構成してもよ
い。

【０１３１】上記本実施例によれば、記憶容量の異なる
複数のメモリ部を連続的に扱いことが出来る。このと
き、出力ピンは、チップセレクト信号＊ＣＳ1 、＊ＣＳ
2 、出力イネーブル信号＊ＯＥ0 、＊ＯＥ1 を出力する
ための４つのピンを設けるだけでよいので、図１２、図
１４に示すような方法に比べて出力ピン数を大幅に減少
でき、ＬＳＩ化したときに、ＬＳＩを小型化できる。

【０１３２】また、本実施例では、デコーダと、ＡＮＤ
ゲートだけで構成でき、また、使用するアドレスの設定
はＣＰＵ２を制御するプログラムにより、図１４に示す
ようにセレクタ、セレクタを設定するためのＦＦが不要
なるので、メモリ制御装置４のハードウェアを大幅に変
更する必要がないので、ＬＳＩ化するときに、回路規模
を小さくでき、ＬＳＩを小型化出来る。

【０１３３】

【発明の効果】上述の如く、本発明の 請求項１によれ
ば、複数の第１の選択信号又は複数の第２の選択信号の
うちいずれか一つの選択信号だけが有効とされるので、
第１及び第２の論理積ゲートにより論理積をとることに
より、第１及び第２の論理積ゲートにより論理積をとる
ことにより、有効な信号を含むゲートの出力が反転し、
一対のメモリのうち一方のメモリを選択する選択信号を
メモリに供給できるため、一対のメモリのうち一方を選
択しているときには、他方は非選択状態とされ、他方を
選択しているときには一方は非選択状態とされるので、
一対のメモリに連続してアドレスを設定することができ
る等の特長を有する。

【０１３４】請求項２によれば、記憶手段を複数対のメ
モリで構成しても、第２の選択手段により一対のメモリ
を選択し、各対のメモリに連続してアドレスを設定する
ことができるため、記憶手段を多彩な構成にできる等の
特長を有する。

【図面の簡単な説明】

【図１】本発明の一実施例のメモリ制御装置のブロック
構成図である。

【図２】本発明の一実施例のメモリ制御装置のデコーダ
の動作説明図である。

【図３】本発明の一実施例のメモリ制御装置の動作タイ
ミングチャートである。

【図４】本発明の一実施例のメモリ制御装置が適用され
る情報処理システムのシステム構成図である。

【図５】本発明の一実施例のメモリ装置のブロック構成
図である。

【図６】本発明の一実施例のメモリ装置のアドレス領域
とメモリとの関係を説明するための図である。

【図７】本発明の他の実施例のメモリ制御装置が適用さ
れる情報処理システムのシステム構成図である。

【図８】本発明の他の実施例のメモリ制御装置のブロッ
ク構成図である。

【図９】本発明の他の実施例のメモリ制御装置のデコー
ダの動作説明図である。

【図１０】本発明の他の実施例のメモリ制御装置の動作
タイミングチャートである。

【図１１】本発明のメモリ装置のブロック構成図であ
る。

【図１２】従来のショートピンにより使用メモリ容量に
応じた選択信号切換を行うシステムの一例のブロック構
成図である。

【図１３】従来の制御回路のブロック構成図である。

【図１４】従来のセレクタにより使用メモリ容量に応じ
た選択信号切換を行うシステムの一例のブロック構成図
である。

【符号の説明】

１ 情報処理システム ２ ＣＰＵ ３ 記憶部 ４ メモリ制御装置 １１〜１６ デコーダ １７、１８ ＡＮＤゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一対のメモリからなり、記憶容量に応じ
   て複数のアドレス領域に割り振られ、かつ、該複数のア
   ドレス領域が連続する一対の分割アドレス領域に分割さ
   れたアドレスの配置を有する記憶手段と、前記複数のア
   ドレス領域毎に設けられ、外部から供給されたアドレス
   に応じて前記分割アドレス領域の一方を有効する第１の
   分割アドレス領域選択信号、及び、他方を有効とする第
   ２の分割アドレス領域選択信号を出力する複数の選択信
   号生成回路とを有する記憶装置において、 前記アドレスに応じて前記複数の選択信号生成回路のう
   ち１つの選択信号生成手段を有効にする第１の選択手段
   と、 前記複数の選択信号生成回路から出力された第１の選択
   信号の論理積を出力する第１の論理積ゲートと、 前記複数の選択信号生成回路から出力された第２の選択
   信号の論理積を出力する第２の論理積ゲートとを有し、 前記第１の論理積ゲートの出力を前記記憶手段の一対の
   メモリのうち一方のメモリを選択する１つの第１の選択
   信号とし、前記第２の論理積ゲートの出力を前記記憶手
   段の一対のメモリのうち他方を選択する第２の選択信号
   としたことを特徴とする記憶装置。
2. 【請求項２】 前記記憶手段は、前記一対のメモリを複
   数有し、かつ、前記アドレスに応じて複数対のメモリの
   うち一つのメモリを選択する第２の選択手段を有するこ
   とを特徴とする請求項１記載の記憶装置。