JPS5888891A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS5888891A JPS5888891A JP18728581A JP18728581A JPS5888891A JP S5888891 A JPS5888891 A JP S5888891A JP 18728581 A JP18728581 A JP 18728581A JP 18728581 A JP18728581 A JP 18728581A JP S5888891 A JPS5888891 A JP S5888891A
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- JP
- Japan
- Prior art keywords
- address
- memory
- input
- internal
- blocks
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、読み出しおよび書き込みの高速化を図った半
導体メモリ装置に関するものである〇従来の半導体メモ
リは一般に第１図に示すような構成となっている０図に
おいて、（ｌ）はアドレス入力端子、（２）は上記入力
端子（１）より入力された信号を受けるアドレスバッフ
ァ、（３）はアドレスノ（ソファ（２）からのアドレス
信号をメモリ素子の選択信号に変換するアドレスデコー
ダ、（４）はデータを記憶するメモリ素子からなるメモ
リブロック＝％ （５１は選択されたメモリ素子とデー
タ入出力端子（６）との間のデータ転送を制御する入出
力制御回路である０次に動作について説明する。アドレ
ス入力端子（１）よりアドレスバッファ（２）を介して
入力されたアドレス情報はアドレスデコーダ（３）によ
りデコードされ、メモリブロック（４）の特定の素子を
選択する信号となる０この信号により選択されたメモリ
素子は入出力制御回路（５）およびデータ入出力端子（
６）を介して外部の素子とデータのやり取りを行う。
導体メモリ装置に関するものである〇従来の半導体メモ
リは一般に第１図に示すような構成となっている０図に
おいて、（ｌ）はアドレス入力端子、（２）は上記入力
端子（１）より入力された信号を受けるアドレスバッフ
ァ、（３）はアドレスノ（ソファ（２）からのアドレス
信号をメモリ素子の選択信号に変換するアドレスデコー
ダ、（４）はデータを記憶するメモリ素子からなるメモ
リブロック＝％ （５１は選択されたメモリ素子とデー
タ入出力端子（６）との間のデータ転送を制御する入出
力制御回路である０次に動作について説明する。アドレ
ス入力端子（１）よりアドレスバッファ（２）を介して
入力されたアドレス情報はアドレスデコーダ（３）によ
りデコードされ、メモリブロック（４）の特定の素子を
選択する信号となる０この信号により選択されたメモリ
素子は入出力制御回路（５）およびデータ入出力端子（
６）を介して外部の素子とデータのやり取りを行う。
従来の半導体メモリ装置は以上のように構成されている
ので、アドレス信号を入力してからデータが読み出され
るまでの時間、およびアドレス信号とデータとを入力し
てからデータの書き込みが完了するまでの時間（以下、
サイクルタイムと略す〕は各動作において信号が通る各
ブロックの信号の伝播遅延時間がすべて加算されたもの
となり。
ので、アドレス信号を入力してからデータが読み出され
るまでの時間、およびアドレス信号とデータとを入力し
てからデータの書き込みが完了するまでの時間（以下、
サイクルタイムと略す〕は各動作において信号が通る各
ブロックの信号の伝播遅延時間がすべて加算されたもの
となり。
読み出しおよび書き込みの高速化が困難であるという欠
点があった。
点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、独立して同時に読み出しおよび臀
き込みができるメモリブロックを複数個設けるとともに
、入力されたアドレス情報から各メモリブロックに対す
る内部アドレス信号を発生する内部アドレス発生回路と
、該内部アドレス発生回路の出力アドレスを各メモリブ
ロックのメモリ素子の選択信号−ζ変換するアドレスデ
コーダとを設けることにより、サイクルタイムを大きく
減少できる半導体メモリ装置を提供することを目的とし
ている。
めになされたもので、独立して同時に読み出しおよび臀
き込みができるメモリブロックを複数個設けるとともに
、入力されたアドレス情報から各メモリブロックに対す
る内部アドレス信号を発生する内部アドレス発生回路と
、該内部アドレス発生回路の出力アドレスを各メモリブ
ロックのメモリ素子の選択信号−ζ変換するアドレスデ
コーダとを設けることにより、サイクルタイムを大きく
減少できる半導体メモリ装置を提供することを目的とし
ている。
以下、この発明の一実施例を図について説明するＯ
第２図は本発明の一実施例による半導体メモリ装置ａＧ
を示し、これは独立に選択できるメモリブロックの数を
２としたものである。図において。
を示し、これは独立に選択できるメモリブロックの数を
２としたものである。図において。
（１）はアドレス入力端子、（２）はアドレス信号を受
けるアドレスバッファ、（７１はアドレスバッファ（２
）を介して入力されたアドレス情報から２つのメモリブ
ロック（４Ｋ） （４ｂ）に対する内部アドレス信号を
発生する内部アドレス発生回路、（３１） （３ｂ）は
各メモリブロック（４ｍ） （４ｂ）に対し発生された
内部アドレス信号を各メモリブロック（４ａ） （４ｂ
）のメモリ素子の選択信号に変換するアドレスデコーダ
、（８）は２つのメモリブロック（４ｍ） （４ｂ）の
選択されたメモリ素子を上記アドレスバッファ（２）の
出力が偶数か奇数かに応じて切換えて入出力制御回路（
５）に接続するためのデータマルチブレフサである。
けるアドレスバッファ、（７１はアドレスバッファ（２
）を介して入力されたアドレス情報から２つのメモリブ
ロック（４Ｋ） （４ｂ）に対する内部アドレス信号を
発生する内部アドレス発生回路、（３１） （３ｂ）は
各メモリブロック（４ｍ） （４ｂ）に対し発生された
内部アドレス信号を各メモリブロック（４ａ） （４ｂ
）のメモリ素子の選択信号に変換するアドレスデコーダ
、（８）は２つのメモリブロック（４ｍ） （４ｂ）の
選択されたメモリ素子を上記アドレスバッファ（２）の
出力が偶数か奇数かに応じて切換えて入出力制御回路（
５）に接続するためのデータマルチブレフサである。
次に動作について説明する０本メモリ装置α＠の内部に
ある２つのメモリブロック（４ｍ） （４ｂ）は各々。
ある２つのメモリブロック（４ｍ） （４ｂ）は各々。
メモリアドレスの偶数番地ブロック、奇数番地ブロック
に対応している。このメモリ装置叫では装置内部で発生
される内部アドレスと呼ばれるものをもっている０第５
図に外部から供給されるアドレスと内部アドレスの対照
衣を示す。この図で示すように外部アドレスの２Ｎ番地
は内部の偶数番地メモリブロック（４ａ）に対し入力さ
れる内部アドレスＮに対応する。外部アドレスの（２Ｎ
＋１）番地は内部の奇数番地メモリ７′ロツク、（４’
））に対し入力される内部アドレスＮに対応する。
に対応している。このメモリ装置叫では装置内部で発生
される内部アドレスと呼ばれるものをもっている０第５
図に外部から供給されるアドレスと内部アドレスの対照
衣を示す。この図で示すように外部アドレスの２Ｎ番地
は内部の偶数番地メモリブロック（４ａ）に対し入力さ
れる内部アドレスＮに対応する。外部アドレスの（２Ｎ
＋１）番地は内部の奇数番地メモリ７′ロツク、（４’
））に対し入力される内部アドレスＮに対応する。
外部より偶数番地のアドレス２Ｎが入力された場合、内
部アドレス発生回路（７）は第３図に示すように偶数番
地メモリブロック（４＠）に対し内部アドレスＮを出力
すると同時に、奇数番地メモリブロック（４ｂ）に対し
ても内部アドレスＮを出力し、これらはアドレスデコー
ダ０す（３ｂ）ｊ（よってそれぞれ各メモリブロック（
４ｍ） （４ｂ）のメモリ素子の選択信号に変換され、
各メモリブロック〔４亀） （４ｂ）に加えられる０こ
れを外部から見れば２Ｎおよび（２Ｎ＋１）番地のメモ
リ素子が同時にアクセスされていることになる。この時
、データマルチルクサ（８）によって外部のデータ入出
力端子（６）に接続されるのは２Ｎ番地のメモリ素子で
あり、（２Ｎ＋１）番地のメモリ素子には選択信号が与
えられるのみである。
部アドレス発生回路（７）は第３図に示すように偶数番
地メモリブロック（４＠）に対し内部アドレスＮを出力
すると同時に、奇数番地メモリブロック（４ｂ）に対し
ても内部アドレスＮを出力し、これらはアドレスデコー
ダ０す（３ｂ）ｊ（よってそれぞれ各メモリブロック（
４ｍ） （４ｂ）のメモリ素子の選択信号に変換され、
各メモリブロック〔４亀） （４ｂ）に加えられる０こ
れを外部から見れば２Ｎおよび（２Ｎ＋１）番地のメモ
リ素子が同時にアクセスされていることになる。この時
、データマルチルクサ（８）によって外部のデータ入出
力端子（６）に接続されるのは２Ｎ番地のメモリ素子で
あり、（２Ｎ＋１）番地のメモリ素子には選択信号が与
えられるのみである。
また、外部より奇数番地のアドレス（２Ｎ＋１）が与え
られた場合、第４図に示すように内部アドレス発生回路
（７）により、奇数番地に対応するメモリブロック（４
ｂ）に対してはＮ％偶数番地に対応するメモリブロック
０）に対しては（Ｎ＋１）の内部アドレスが発生される
。これを外部から見れば（２Ｎ＋１）および（２Ｎ＋２
）番地のメモリ索子が同時にアクセスされていることに
なる。この時データマルチブレフサ（８）によって外部
のデータ入出力端子（６）に接続されるのは（２Ｎ＋１
）番地のメモリ素子のみである。
られた場合、第４図に示すように内部アドレス発生回路
（７）により、奇数番地に対応するメモリブロック（４
ｂ）に対してはＮ％偶数番地に対応するメモリブロック
０）に対しては（Ｎ＋１）の内部アドレスが発生される
。これを外部から見れば（２Ｎ＋１）および（２Ｎ＋２
）番地のメモリ索子が同時にアクセスされていることに
なる。この時データマルチブレフサ（８）によって外部
のデータ入出力端子（６）に接続されるのは（２Ｎ＋１
）番地のメモリ素子のみである。
このように本装置では、外部から選択されてい
−る番地のメモリ素子と同時にそれに続く番地のメそり
素子に選択信号を与える構成となってい、そので、連続
するメモリ番地の読み出し、臀き込みの場合には素子内
部のサイクルタイムは外部から見。
−る番地のメモリ素子と同時にそれに続く番地のメそり
素子に選択信号を与える構成となってい、そので、連続
するメモリ番地の読み出し、臀き込みの場合には素子内
部のサイクルタイムは外部から見。
た場合の２倍の時間確保できる。ここではメモリブロッ
クの個数を２としたがｎ個のメモリブロックをもつ同様
なメモリ装置では連続したメモリ番地のアクセスに対し
ては外部サイクルタイムのｎ倍の時間を内部のサイクル
タイムとして確保できるＯ 以上のように、本発明によれば、半導体メモリ装置にお
いて、独立して同時に読み出し、書き込みができる複数
個のメモリブロックを設け、選択されたメモリ番地のア
クセスと同時にメモリブロックの個数”だけ先行した番
地まで選択信号を内部で発生するようにしたので、メモ
リ番地の連続した読み出しおよび書き込みに対してサイ
クルタイムをｌ／ｎ（ｎ：内部に設けたメモリブロック
の数）に減少でき、特に比較的サイクルタイムの長い電
気的書き込み可能なＩＬＯＭをグログ２ムメそりとして
用いる場合には最適の構成を提供できる効果がある。
クの個数を２としたがｎ個のメモリブロックをもつ同様
なメモリ装置では連続したメモリ番地のアクセスに対し
ては外部サイクルタイムのｎ倍の時間を内部のサイクル
タイムとして確保できるＯ 以上のように、本発明によれば、半導体メモリ装置にお
いて、独立して同時に読み出し、書き込みができる複数
個のメモリブロックを設け、選択されたメモリ番地のア
クセスと同時にメモリブロックの個数”だけ先行した番
地まで選択信号を内部で発生するようにしたので、メモ
リ番地の連続した読み出しおよび書き込みに対してサイ
クルタイムをｌ／ｎ（ｎ：内部に設けたメモリブロック
の数）に減少でき、特に比較的サイクルタイムの長い電
気的書き込み可能なＩＬＯＭをグログ２ムメそりとして
用いる場合には最適の構成を提供できる効果がある。
第１図は従来の半導体メモリ装置を示すブロック図、第
２図は本発明の一実施例による半導体メモリ装置を示す
ブロック図、第３１！！！］および第４図は第２図の装
置に偶数および奇数番地のアドレスが入力された場合の
動作を示す図、＄５図は外部から供給されるアドレスと
内部アドレスの対照表を示す図である。 （４ｍ） （４ｂ）・・・メモリブロック％（７）・・
・内部アドレス発生回路、 （３ｍ） （３ｂ）・・
・アドレスデコーダ、（５）・・・入出力制御回路、（
８）・・・データマルチプレクサ０代 理 人 葛
野 信 − 第１図 第３図 第４図
２図は本発明の一実施例による半導体メモリ装置を示す
ブロック図、第３１！！！］および第４図は第２図の装
置に偶数および奇数番地のアドレスが入力された場合の
動作を示す図、＄５図は外部から供給されるアドレスと
内部アドレスの対照表を示す図である。 （４ｍ） （４ｂ）・・・メモリブロック％（７）・・
・内部アドレス発生回路、 （３ｍ） （３ｂ）・・
・アドレスデコーダ、（５）・・・入出力制御回路、（
８）・・・データマルチプレクサ０代 理 人 葛
野 信 − 第１図 第３図 第４図
Claims (1)
- （１） それぞれ独立して同時に読み出しおよび書き
込みができる複数個のメモリブロックと、入力されたア
ドレス情報から上記各メモリブロックに対する内部アド
レス信号を発生する内部アドレス発生回路と、該内部ア
ドレス発生回路のアドレス値が連続した複数の出力アド
レスを上記各メモリブロックのメモリ素子の選択信号に
変換する複数のアドレスデコーダと、上記メモリ素子へ
のデータ入出力を制御するための入出力制御回路と、上
記複数のメモリブロックの上記選択信号により選択され
た各メモリ素子のいずれかを上記入出力制御回路と接続
するデータマルチルクサとを備えたことを特徴とする半
導体メモリ装置・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18728581A JPS5888891A (ja) | 1981-11-19 | 1981-11-19 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18728581A JPS5888891A (ja) | 1981-11-19 | 1981-11-19 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5888891A true JPS5888891A (ja) | 1983-05-27 |
Family
ID=16203317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18728581A Pending JPS5888891A (ja) | 1981-11-19 | 1981-11-19 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888891A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211750A (ja) * | 1986-03-04 | 1987-09-17 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | デイジタル信号プロセツサに用いられるデ−タ記憶装置 |
| JPS63200246A (ja) * | 1987-02-16 | 1988-08-18 | Asahi Electron Kk | デ−タの高速読出し方式 |
-
1981
- 1981-11-19 JP JP18728581A patent/JPS5888891A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211750A (ja) * | 1986-03-04 | 1987-09-17 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | デイジタル信号プロセツサに用いられるデ−タ記憶装置 |
| JPS63200246A (ja) * | 1987-02-16 | 1988-08-18 | Asahi Electron Kk | デ−タの高速読出し方式 |
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