JPH01321540A - インタフェース回路 - Google Patents
インタフェース回路Info
- Publication number
- JPH01321540A JPH01321540A JP15498688A JP15498688A JPH01321540A JP H01321540 A JPH01321540 A JP H01321540A JP 15498688 A JP15498688 A JP 15498688A JP 15498688 A JP15498688 A JP 15498688A JP H01321540 A JPH01321540 A JP H01321540A
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- Japan
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- circuit
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- 230000002457 bidirectional effect Effects 0.000 claims description 4
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- XDLMVUHYZWKMMD-UHFFFAOYSA-N 3-trimethoxysilylpropyl 2-methylprop-2-enoate Chemical group CO[Si](OC)(OC)CCCOC(=O)C(C)=C XDLMVUHYZWKMMD-UHFFFAOYSA-N 0.000 description 1
- 235000015927 pasta Nutrition 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、プログラム内蔵形計算機と外部回路とのイ
ンタフェース回路に関するものである。
ンタフェース回路に関するものである。
第２図はプログラム内蔵形計算機から外部回路へデータ
を出力する場合における従来のインタフェース回路の構
成を示すブロック図であシ、図において、１はプログラ
ム内蔵形計算機６と外部回路８を接続するインタフェー
ス回路、１１は計に機パス１からデータを入力する入力
バッファ、１２は入力したデータを記憶するレジスタ、
４はレジスタ１２に記憶するデータを外部回路８へ出力
するための出力バッファ、５はプログラム内蔵形計算機
６からのデータ入力および外部回路８へのデータ出力を
制御するための制御回路、９はレジスタ１２に記憶する
データを出力するデータバス、１０はデータの出力に伴
う制御信号線のあつまシ、１３は計算機バス７に接続す
る外部ＲＡＭ （ＲＡＮＤＯＭＡＣＣＥＳＳ ＭＥＭＯ
ＲＹ）回路である。
を出力する場合における従来のインタフェース回路の構
成を示すブロック図であシ、図において、１はプログラ
ム内蔵形計算機６と外部回路８を接続するインタフェー
ス回路、１１は計に機パス１からデータを入力する入力
バッファ、１２は入力したデータを記憶するレジスタ、
４はレジスタ１２に記憶するデータを外部回路８へ出力
するための出力バッファ、５はプログラム内蔵形計算機
６からのデータ入力および外部回路８へのデータ出力を
制御するための制御回路、９はレジスタ１２に記憶する
データを出力するデータバス、１０はデータの出力に伴
う制御信号線のあつまシ、１３は計算機バス７に接続す
る外部ＲＡＭ （ＲＡＮＤＯＭＡＣＣＥＳＳ ＭＥＭＯ
ＲＹ）回路である。
次に動作について説明する。プログラム内蔵形計算機６
は外部回路８に出力するデータを作成する際、外部ＲＡ
Ｍ回路１３を頻繁に書き込み、または読み出しを繰シ返
すことによシ、出力データを外部ＲＡＭ回路１３内に作
成する。
は外部回路８に出力するデータを作成する際、外部ＲＡ
Ｍ回路１３を頻繁に書き込み、または読み出しを繰シ返
すことによシ、出力データを外部ＲＡＭ回路１３内に作
成する。
その後、作成した出力データをインタフェース回路１内
のレジスタ１２へ転送し、プログラム内蔵形計算機６は
転送起動コマンドを制御回路５へ出力する。
のレジスタ１２へ転送し、プログラム内蔵形計算機６は
転送起動コマンドを制御回路５へ出力する。
制御回路５は転送起動コマンドによ）、レジスタ１２の
データを順次読み出し、出力バク７ア４を経由してデー
タバス９へ出力する。
データを順次読み出し、出力バク７ア４を経由してデー
タバス９へ出力する。
これと同時に、制御信号を制御信号線１０へ出力すると
、外部回路８はデータバス９から制御信号にしたがい、
データを入力する。これを繰シ返すことにより、レジス
タ１２に記憶したデータをすべて外部回路８へ出力する
。
、外部回路８はデータバス９から制御信号にしたがい、
データを入力する。これを繰シ返すことにより、レジス
タ１２に記憶したデータをすべて外部回路８へ出力する
。
従来のインタフェース回路は以上のように構成されてい
るので、外部ＲＡＭ回路１３上に作成した出力データを
必ずインタフェース回路１内のレジスタ１２に転送しな
ければ、外部回路８に出力することができないなどの問
題点があった。
るので、外部ＲＡＭ回路１３上に作成した出力データを
必ずインタフェース回路１内のレジスタ１２に転送しな
ければ、外部回路８に出力することができないなどの問
題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、出力データの作成が完了すると同時に外部回
路へそのデータを出力できるインタフェース回路を得る
ことを目的とする。
たもので、出力データの作成が完了すると同時に外部回
路へそのデータを出力できるインタフェース回路を得る
ことを目的とする。
この発明に係るインタフェース回路は少なくとも出力デ
ータの格納に必要な容量を持つＲＡＭ回路をインタフェ
ース回路内に実装したものである。
ータの格納に必要な容量を持つＲＡＭ回路をインタフェ
ース回路内に実装したものである。
この発明におけるインタフェース回路に内蔵されたＲＡ
Ｍ回路はプログラム内蔵形計算機と計算機パスを経由し
て接続することによシ、データの読み出しおよび書き込
みを自由に行い、プログラム内蔵形計算機は出力データ
をこのＲＡＭ回路に直接作成することができ、出力デー
タの作成完了後ただちに出力起動コマンドを制御回路に
与える。
Ｍ回路はプログラム内蔵形計算機と計算機パスを経由し
て接続することによシ、データの読み出しおよび書き込
みを自由に行い、プログラム内蔵形計算機は出力データ
をこのＲＡＭ回路に直接作成することができ、出力デー
タの作成完了後ただちに出力起動コマンドを制御回路に
与える。
以下、この発明の一実施例について説明する。
第１図において、１はインタフェース回路、２は計算機
パス７と接続する双方向バッファ、３け双方向バッファ
２経由でプログラム内蔵形計算機６から読み出し／書き
込み可能なＲＡＭ回路、４はＲＡＭ回路３内のデータを
外部回路８へ出力するための出力バッ７ア、５はプログ
ラム内蔵形計算機６とＲＡＭ回路３とのインタフェース
および外部回路８へのデータ出力を制御するための制御
回路、９はＲＡＭ回路３のデータを出力するデータバス
、１０はデータの出力に伴う制御信号線のあつまシ、１
４は計算機パス７に接続する外部ＲＡＭ回路である０ 次に動作について説明する。プログラム内蔵形計算機６
は外部回路８に出力するデータを作成する際、外部ＲＡ
Ｍ回路１４を使用せず、ＲＡＭ回路３に対して、書き込
みまたは読み出しを繰シ返し、出力データを作成する。
パス７と接続する双方向バッファ、３け双方向バッファ
２経由でプログラム内蔵形計算機６から読み出し／書き
込み可能なＲＡＭ回路、４はＲＡＭ回路３内のデータを
外部回路８へ出力するための出力バッ７ア、５はプログ
ラム内蔵形計算機６とＲＡＭ回路３とのインタフェース
および外部回路８へのデータ出力を制御するための制御
回路、９はＲＡＭ回路３のデータを出力するデータバス
、１０はデータの出力に伴う制御信号線のあつまシ、１
４は計算機パス７に接続する外部ＲＡＭ回路である０ 次に動作について説明する。プログラム内蔵形計算機６
は外部回路８に出力するデータを作成する際、外部ＲＡ
Ｍ回路１４を使用せず、ＲＡＭ回路３に対して、書き込
みまたは読み出しを繰シ返し、出力データを作成する。
出力データの作成が完了すると、プログラム内蔵形計算
機６はただちに制御回路５に対し、出力起動コマンドを
与える。
機６はただちに制御回路５に対し、出力起動コマンドを
与える。
制御回路５はこの起動コマンドにより 、 ＲＡＭ回路
３内のデータを順次読み出し、出力バッファ４を経由し
てデータバス９へ出力する。これと同時に、制御信号を
制御信号線１０へ出力すると、外部回路８は制御信号に
したがいデータパスタからデータを入力する。これを繰
シ返すことによシ、ＲＡＭ回路３に記憶したデータをす
べて外部回路８へ出力する。
３内のデータを順次読み出し、出力バッファ４を経由し
てデータバス９へ出力する。これと同時に、制御信号を
制御信号線１０へ出力すると、外部回路８は制御信号に
したがいデータパスタからデータを入力する。これを繰
シ返すことによシ、ＲＡＭ回路３に記憶したデータをす
べて外部回路８へ出力する。
なお、上記実施例では、双方向バッファ２と出力バク７
ア４を設けたものを示したが、特に必要でなければいず
れか一方または両方を省略してもよい。
ア４を設けたものを示したが、特に必要でなければいず
れか一方または両方を省略してもよい。
また、上記実施例では、パラレル転送の場合罠ついて説
明したが、外部回路８へのシリアル転送でありてもよく
、上記実施例と同様の効果を奏する０ 〔発明の効果〕 以上のように、この発明によれば、インタフェース回路
内にＲＡＭ回路を設け、このＲＡＭ回路に対してプログ
ラム内蔵形計算機によシ書き込みまたは読み出しを繰り
返して出力データを作成し、その作成完了時に制御回路
によ、り ＲＡＭ回路のデータを外部回路に出力するよ
うに構成したので、出力データを外部ＲＡＭ回路で作成
してからインタフェ−ス回路に転送する必要がなくなシ
、出力データ作成後ただちに外部回路へのデータを出力
できるようになるという効果がある。
明したが、外部回路８へのシリアル転送でありてもよく
、上記実施例と同様の効果を奏する０ 〔発明の効果〕 以上のように、この発明によれば、インタフェース回路
内にＲＡＭ回路を設け、このＲＡＭ回路に対してプログ
ラム内蔵形計算機によシ書き込みまたは読み出しを繰り
返して出力データを作成し、その作成完了時に制御回路
によ、り ＲＡＭ回路のデータを外部回路に出力するよ
うに構成したので、出力データを外部ＲＡＭ回路で作成
してからインタフェ−ス回路に転送する必要がなくなシ
、出力データ作成後ただちに外部回路へのデータを出力
できるようになるという効果がある。
第１図はこの発明の一実施例によるインタフェース回路
の構成図、第２図は従来のインタフェース回路の構成図
である。 １はインタフェース回路、３はＲＡＭ回路、５は制御回
路、６はプログラム内蔵形計算機、８は外部回路。 なお、図中、同一符号は同一、又は相当部分を示す。
の構成図、第２図は従来のインタフェース回路の構成図
である。 １はインタフェース回路、３はＲＡＭ回路、５は制御回
路、６はプログラム内蔵形計算機、８は外部回路。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- プログラム内蔵形計算機と外部回路とのインタフェース
を行うインタフェース回路において、上記インタフェー
ス回路の内部に設けられ上記プログラム内蔵形計算機と
双方向にアクセス可能なＲＡＭ回路と、上記インタフェ
ース回路内に設けられ上記プログラム内蔵形計算機が上
記外部回路に出力するデータの作成時に上記ＲＡＭ回路
をアクセスしてデータの作成が完了すると同時にこのＲ
ＡＭ回路内のデータを読み出して上記外部回路に転送す
る制御回路とを備えたことを特徴とするインタフェース
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15498688A JPH01321540A (ja) | 1988-06-24 | 1988-06-24 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15498688A JPH01321540A (ja) | 1988-06-24 | 1988-06-24 | インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01321540A true JPH01321540A (ja) | 1989-12-27 |
Family
ID=15596218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15498688A Pending JPH01321540A (ja) | 1988-06-24 | 1988-06-24 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01321540A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462802B1 (en) | 1998-01-19 | 2002-10-08 | Hitachi, Ltd. | Liquid crystal display device having wiring layer made of nitride of Nb or nitride alloy containing Nb as a main component |
| US11681187B2 (en) | 2020-07-28 | 2023-06-20 | Seiko Epson Corporation | Electro-optical device and electronic device |
-
1988
- 1988-06-24 JP JP15498688A patent/JPH01321540A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462802B1 (en) | 1998-01-19 | 2002-10-08 | Hitachi, Ltd. | Liquid crystal display device having wiring layer made of nitride of Nb or nitride alloy containing Nb as a main component |
| US11681187B2 (en) | 2020-07-28 | 2023-06-20 | Seiko Epson Corporation | Electro-optical device and electronic device |
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