JPS62287323A - マイクロコンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 産業上の利用分野 本発明は機器制御用のマイクロコンピュータに関する。

従来の技術 マイクロコンピュータで機器を制御する際、条件設定の
ためのスイッチ入力が必要となる。この場合、スイッチ
の数やマイクロコンピュータのポート使用数を考慮して
、スイッチをそれぞれマトリックス構成にしてデータの
入出力を行うのが普通である。

従来このマトリックスに対する入出力はプログラムによ
って管理されていた。即ちマトリックスのどのコモンラ
インをアクティブにして、その時のデータラインのデー
タがどのスイッチに対応するか等はすべてプログラムに
よって進行するシーケンスの一部として認識・実行が行
われていた。

発明が解決しようとする問題点 スイッチマトリックスをプログラムによって駆動・デー
タ入力する場合、マトリックスのコモンラインを順次時
分割的にアクティブにし、この状態遷移後適宜な時間後
にデータ入力を行うという時間管理は全てプログラムに
よって行わなければならない。このためにはいくつかの
リフトタイマやタイマ割込み処理等を駆使して対処する
必要がある。更に入力したデータがどのスイッチに対応
するかを認識して区別する等、場合分けの処理が必要と
なり、これらに必要なプログラムステ、ブ数は非常に大
きくなってしまう。

またプログラムシーケンスとしてはスイッチ入力のみな
らず、例えば負荷の駆動や他のセンサ入力の処理等を並
行して行わねばならないので、これらの処理やスイッチ
入力処理のタイミングがそれぞれ適宜となる様配慮する
と、プログラムは非常に複雑になって作成効率が悪くな
ってしまうという問題もある。

問題点全解決するだめの手段 本発明は上記問題点を解決するもので、スイッチマトリ
ックスのドライブおよびデータラインからの入力のタイ
ミング管理を、マイクロコンピュータ内部のクロック信
号からノ・−ドウエアによって生成されるタイミング信
号を基準にして行うものであり、このタイミング信号に
よって出力状態が時分割的に遷移してスイッチマトリッ
クスのコモンラインをアクティブにする時分割ドライブ
回路と、スイッチマトリックスの個々のスイッチに対応
して割付けられてそれらの状態を記憶する記憶手段と、
時分割ドライブ回路の出力状態遷移に同期した適宜なタ
イミングでスイッチマトリックスのデータラインの情報
を記憶手段の所定のアドレスに書き込むデータ入力制御
回路とから構成されている。またこの記憶手段の内容は
マイクロコンピュータの論理演算部から任意にアクセス
して読み出すことができる。

作用 データ入力制御回路は時分割ドライブ回路の出力状態遷
移も検知して、その後適宜な待ち時間の後にスイッチマ
トリックスのデータラインの情報を読み込む。更にこの
情報を時分割ドライブ回路の出力状態を参照してどのス
イッチに対応したものかを認識し、割付けられているア
ドレス設定を行って記憶手段に書き込む。記憶手段の情
報は論理演算部からアクセスされて、個々のスイッチの
状態を随時知ることができる。

実施例 第１図に本発明の一実施例を示す。１が本実施例に示さ
れるマイクロコンピュータである。２はマイクロコンピ
ュータ１の内部のクロック信号から適宜な周期のタイミ
ング信号□を生成するタイミング信号発生回路、３はタ
イミング信号発生回路２の出力信号を受けて時分割ドラ
イブ出力を出す時分割ドライブ回路、４は時分割ドライ
ブ回路３の出力状態遷移に同期して適宜なタイミングで
データの転送を行うデータ入力制御回路、５はスイッチ
の状態を記憶する記憶手段、６はマイクロコンピュータ
１の中枢部で比較・演算・入出力ポート制御・データ転
送等を行う論理演算部である。

７はスイッチマトリックス、８〜１９はそれぞれスイッ
チで、スイッチ８〜１９はマトリックス配置されてスイ
ッチマトリックス７を構成している。２ｏ〜２３はプル
ダウン用の抵抗、２４〜２６はスイッチマトリックス７
のコモンライン、２７〜３０はスイッチマトリックス７
のデータラインである。

時分割ドライブ回路３の時分割出力はスイッチマトリッ
クス７のコモンライン２４〜２６に接続され、これによ
ってスイッチマトリックス７がドライブされている。

抵抗２０〜２３はスイッチ８〜１９が押されていない時
にデータライン２７〜３０の論理レベルをロウレベルに
確定するだめのものである。データ入力制御回路４はス
イッチマトリックス７のデータライン２７〜３ｏが接続
され、このデータ情報を適宜な条件・タイミングでスイ
ッチ８〜１９のそれぞれに対応するアドレスを設定して
記憶手段５に書き込む。

次にこれらの動作をタイミングを明らかにして詳細に述
べる。第２図は本実施例のタイミングチャート、第３図
は記憶手段５のビノトマップヲ示す。第２図に示すＶ。

＋ｖｊ　＋　ｖ２は時分割ドライブ回路３の３相出力で
、それぞれコモンライン２４．２５．２６の電圧の時間
変化を示す。時分割ドライブ回路３はプログラムの介在
なしにタイミング信号発生回路２の出力を受けて第２図
のように出力状態を遷移させる。データ入力制御回路４
はこの時分割ドライブ回路３の出力状態変化およびコモ
ンライン２４〜２６のいずれをアクティブにしているか
を検知し、適宜なタイミングでデータライン２７〜３０
の情報音読み込み、記憶手段６の所定のアドレスに書き
込む。例えば第２図でＶ工。（コモンライン２４の電圧
）が７１イレベルになると、この状態遷移後ｔ、だけ遅
れたタイミングｔ　でデータライン２７〜３ｏの情報の
読み工０ 込みを行う。この時点ではスイッチ８〜１１だけが選択
されてデータライン２７〜３０の情報となる。データ入
力制御回路４は、時分割ドライブ回路３がコモンライン
２４をハイレベルにしていることを検知してこの入力さ
れた４ビツト情報がスイッチ８〜１１に対応するもので
あると認識し、第３図に示すＸアドレスがｏ、Ｙアドレ
スがＱ（以下（０，０）等と示す）の記憶手段５の４ビ
ット分にその情報を書き、込む。即ちアドレス（０゜０
）のピント０（第３図に示すＢ。）にはスイッチ８の状
態が書き込まれ、スイッチ８が押されているときば１が
入り、押されていないときば０が入る。スイッチ９〜１
１の状態はそれぞれアドレス（ｏ、ｏ）のビット１〜３
（Ｂ、〜Ｂ３　）に書き込まれる。

同様にＶ、がハイレベルに状態が遷移したときは第２図
に示すｔｉ、のタイミングでスイッチ１２〜１５の情報
が記憶手段６のアドレス（０，１）に書き込まれ、ｖ２
がハイレベルに状態が遷移したときはｔｉ２のタイミン
グでスイッチ１６〜１９の情報がアドレス（０，２）に
書き込まれる。

時分割ドライブ回路３の出力状態遷移後からデータ入力
までの待ち時間ｔｄはデータライン２７〜３０の入力電
圧が完全に立ち上ったりまたは立ち下ったりするのに若
干の時間が要するために設けられている。

第２図に示す３相時分割ドライブの周期やｔｄの長さは
、マイクロコンピュータ１内部の設定用レジスタにプロ
グラムによって設定データを書き込むことにより随時設
定することができる。

このようにスイッチマトリックス７に属するスイッチ８
〜１９の情報はプログラムを介在することなく記憶手段
６の所定のアドレスにストアされ、これらの情報はプロ
グラムが実行されている論理演算部７からのアクセスで
容易に参照することができ、スイッチ８〜１９の情報が
必要な時に随時記憶手段５から読み出すという単純な作
業で実行することができる。

また記憶手段５は他の演算やデータ格納のために用いら
れる内部のＲＡＭの一部として構成されており、アクセ
スの方法は通常のＲＡＭに対するものと同様の方法で行
うことができる。

発明の効果 以上述べてきた様に、本発明によればプログラムの介在
なしにスイッチマトリックスからのデータ入力処理を行
うことができ、従来非常に複雑でステップ数の大きかっ
たこの入力処理を省略することができる。

このため、プログラムサイズが大幅に削減でき、マイク
ロコンピュータが行える作業余裕度が増加して高付加価
値のある制御を更に追加できる等のメリットが生じた。

更にプログラム自体も簡単になるので作成効率が上り、
開発期間の大幅な短縮。

が可能となった。

このように本発明は経済性や高機能化の面で非常に大き
く貢献し、その工業的意義は犬なるものがある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
実施例のタイミングチャート、第３図は記憶手段のビッ
トマツプを示す図である。 １・・・・・・マイクロコンピュータ、２・・・・・・
タイミング信号発生回路、３・・・・・・時分割ドライ
ブ回路、４・・・・・データ入力制御回路、５・・・・
・記憶手段、６・・・・・論理演算部、７・・・・・・
スイッチマトリックス、８〜１９・・・・・・スイッチ
、２４〜２６・・・・・コモンライン、２７〜３０・・
・・・・データライン。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名８〜
１９−−−ズイツ子 ２０〜２３−−一括」冗 ２４〜２６−−−コ追ンライン ２ｑへ３０−−−デ゛−ダライン 第１図 ／　マイクロコシピユータ 第２図

Claims (2)

【特許請求の範囲】
1. （１）内部のクロック信号から生成されるタイミング信
   号によって出力状態が遷移してスイッチマトリックスを
   ドライブする時分割ドライブ回路と、前記スイッチマト
   リックスの個々のスイッチの状態を記憶する記憶手段と
   、前記スイッチマトリックスのデータラインの情報を前
   記時分割ドライブ回路の出力状態遷移に同期した適宜な
   タイミングで前記記憶手段の所定のアドレスに書き込む
   データ入力制御回路を有し、前記記憶手段は論理演算部
   分からアクセスが可能なマイクロコンピュータ。
2. （２）記憶手段は内部のＲＡＭの一部として構成される
   特許請求の範囲第１項記載のマイクロコンピュータ。