JPS5856123B2 - シ−ケンス制御装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶装置にシーケンス制御回路の制御プログ
ラムを記憶させておき、この制御プログラムを順次に読
み出しながら内部で論理演算を行ないシーケンス制御を
実行していくようにした、いわゆるストアードプログラ
ム式シーケンス制御装置に関し、特にリレーンーケンス
との対応を容易にしたシーケンス制御装置に関するもの
である。

この種のシーケンス制御装置としては、第１図に示すよ
うな構成のものが知られている。

第１図においで、符号１は入出力制御部、２はシーケン
ス記憶用プログラム記憶装置および３は演算制（財）部
である。

ここで、入出力制御部１はシーケンス制御対象回路の入
力装置の入力接点４，５の状態を論理値Ｉ＋ １１１ま
たは０″に変換する、例えば複数枚の入力カードを配置
した入カニニットＩＡ。

演算制（財）部３の指令によりシーケンス制御装置外部
の出力機器のコイル６．７を作動させその情報を保持す
る１例えば複数枚の出力カードを配置した出カニニット
１Ｂおよびリレーシーケンスにおける補助リレーに相当
し、シーケンス処理過程で発生する信号の一時記憶を行
なう内部データメモＩＪ−ＩＣを有し、演算側倒部３か
らのデータアドレスにより選択された１ビツトまたは数
ビットのデータの授受を入出力制御□□部１と演算制菌
部３との間で行なう。

演算制御部３から記憶装置２にプログラムアドレスを供
給して、この記憶装置２に収容されているシーケンスプ
ログラムより所要のプログラムを読み出し、そのプログ
ラムの命令内容に従って、演算制御部３内に配置されて
いる１ビツト長の演算レジスタ８および入出力制御部１
のデータ間で演算を行ない、その演算の結果を再び演算
レジスタ８に収容しておく。

例えば記憶装置２から読み出したプログラムの命令コー
ドがＲＥＡＤであり、かつアドレスがＭであれば入出力
制御部１中のＭ番地の内容を演算アドレス８に転送し、
逆に命令コードがＷＲＩ Ｔ Ｅで指定されているアド
レスがＭであれば演算レジスタ８の内容を入出力制御部
１のＭ番地へ転送し、命令コードがＡＮＤで指定アドレ
スがＭのときには入出力制御部１のＭ番地の内容と演算
レジスタ８の内容との論理積演算（直列演算）を演算制
御部３内の演算ユニット９により行ないその結果を演算
レジスタ８に収容し、更に命令コードがＯＲで指定アド
レスがＭであれば入出力制御部１のＭ番地の内容と演算
レジスタ８の内容との論理和演算（並列演算）を演算ユ
ニット９により行ないその演算結果を演算レジスタ８に
収容する。

このようにして、記憶装置２に蓄積されているプログラ
ムに従って、シーケンス制御装置は順次のプログラム演
算に基いてシーケンスを制御していく。

このような構成のシーケン大側却装置においては、プロ
グラムの実行によって演算レジスタと接続されるものが
入出力制御部１に限られており。

例えば第２図のシーケンスで示されるようにシーケンス
作成の都合上から任意の線番号（ここではｏｏｏｉ）を
引き出している場合には、このシーケンスを変更してプ
ログラムを作成する必要があり、例えば第３図に示すよ
うに、線番号０００１に相当する出力をいったん補助リ
レー２００に加え、この補助リレーを中継してリレー１
１０の回路を構成したり、あるいは第４図に示すように
、線番号ｏｏｏｉに相当する出力を受信するリレー１１
０の回路位置をシーケンス図上で書き直してプログラム
を作成する必要があり、プログラム作成作業が煩雑とな
る。

本発明の目的は、上述したようなプログラム作成上の制
約を排除してプログラム作成上リレーシーケンスとの対
応が一層容易なシーケンス制菌装置を提供することにあ
る。

本発明は、シーケンス制御対象回路との間で入力および
出力の受渡しを行なう入出力制御部と、シーケンス制御
用プログラムが収容されたプログラム記憶装置と、プロ
グラムアドレスを発生し、前記プログラム記憶装置に前
記プログラムアドレスを供給してプログラムを読み出し
、そのプログラムの内容に応じたデータアドレスを前記
入出力制御部に供給し、当該データアドレスにおける１
ビツトのデータを読み出して前記読み出されたプログラ
ムに従って１ビツト演算レジスタにおいて演算し、その
演算結果を前記入出力制御部に転送し、更に演算終了後
に前記プログラムアドレスを歩進させる演算制（財）部
とを具えたシーケンス制御装置において、前記プログラ
ム記憶装置と対応したアドレス配置をもち、各アドレス
に１ビツトのデータを収容可能な線番号状態記憶装置を
有し、前記シーケンス制御用プログラムの各ステップの
実行終了後に前記１ビツト演算レジスタの内容を。

前記線番号状態記憶装置のうち前記プログラム記憶装置
における当該プロクラムのステップについてのプログラ
ムアドレスと対応するアドレスに書き込むようにし、前
記線番号状態記憶装置に書き込まれた１ビツトデータを
、任意所望のプログラムステップにおいて、データアド
レスとして書き込み時のプログラムアドレスを指定する
こトニより、読み出し可能としたことを特徴とするもの
である。

以下に本発明を図面を参照して詳細に説明する。

本発明シーケンス制御装置の構成の一例を第５図に示す
。

図中、第１図と同様の個所には同一符号を付して説明を
省略するものとする。

第５図において、演算制御部３からプログラム記憶装置
２へ供給するプログラムアドレス、および制御部１と３
との間で授受されるデータを線番号状態記憶装置１０１
こ供給する。

この記憶装置１０は、プログラム記憶装置２の番地数と
等しい個数のそれぞれ対応する番地数を有し、それぞれ
のアドレスに１ビツト長のデータを読み書き可能とした
記憶装置、例えばランダムアクセスメモリーであり、演
算制御部３の各ブロク゛ラムステップの動作終了毎に当
該プログラムステップのプログラムアドレスと同一アド
レスの記憶位置に上記演算レジスタ８の内容を書き込む
ように構成し、更に記憶装置１０の記憶内容を任意のプ
ログラムステップで読み出して演算レジスタ８に転送可
能に構成する。

演算制御部３（４，第６図に示すように、プログ手＊ラ
ムステップの各々におけるプログラムアドレスを指示す
るプログラムカウンタ１１、プログラム記憶装置２から
読み出したプログラムの蓄積用レジスタ１２、およびプ
ログラムカウンタ１１およびレジスタ１２のアドレス部
１３の双方のアドレス出力を受信し、いずれかのアドレ
ス出力を選択して、データアドレスを入出力側（財）部
１に供給し、プログラムアドレスをプログラム記憶部２
および線番号状態記憶装置１０に供給するアドレスマル
チプレクサ１４をも有する。

プログラム蓄積用レジスタ１２の命◆コード部１５から
の命令コード出力を上述の演算ユニット９に供給し、こ
の演算ユニット９において、第１図につき上述したよう
なデータの転送や論理演算を実行する。

本実施例の装置では１例えば次の第１表に示すようなプ
ログラム記述言語を使用するものとし、その各命令を演
算制御部３により実行していくものとする。

第１表に示したように、アドレス部無修飾の場合には命
令の対象として入出力制御部１が選択され、アドレス部
修飾の場合にはアドレス修飾コードＬＮＫより線番号状
態記憶装置１ｏが選択される。

なお、本実施例では、第７図に示すようｌこ、０〜２０
４７番地のプログラム領域において、プログラム記憶装
置２のプログラム１６（例えば１６ビツト）と線番号状
態記憶装置１ｏの１ビツトデータ１７とを同一アドレス
空間に配置しており、アドレス修飾コードＬＮは単にア
ドレス最上位ビットのみにより判断できる。

第７図において２０４８〜４０９５番地のデータ領域に
おいては１ビツトデータ１８の受渡しのみが行なわれる
。

ここで、本発明シーケンス制御装置により第２図のシー
ケンスを実行する場合を例にとって第５図示の装置の一
連の処理動作を説明する。

本例において、プログラム容量は第７図示のように２に
語（ＩＫ＝１０２４ ）、入出力点数は２に点、命令語
の１語を１６ビツト構戎、命令セットは第１表のように
定めるものとし、１命令実行サイクルを４つのクロック
φ１ないしφ４により定めて、第８図人ないしＤに示す
ようにクロックφ、にて命令フェッチ、クロックφ２に
てＲＥＡＤ、ＡＮＤまたはＯＲのいずれかの命令を実行
し、クロックφ３においてはＷＲＩＴＥ命令を実行し、
次いでクロックφ４において線番号状態記憶装置１０へ
の書込みおよびプログラムカウンタ１１の内容を＋１だ
け増加（インクリメント）させる。

まず、クロックφ１においてアドレスマルチプレクサ１
４はプログラムカウンタ１１側に切り替わり、このプロ
グラムカウンタ１１のカウンタ出力をプログラムアドレ
スとしてプログラム記憶装置２に供給し、クロックφ１
の立下り時に当該アドレスのプログラムを読み出してレ
ジスタ１２に一時蓄積する。

次のクロックφ２１こおいて、アドレスマルチプレクサ
１４はレジスタ１２のアドレス部１３の側に切り替わり
、レジスタ１２に収容されているプログラムの指定する
データアドレスが入出力制御部１または線番号状態記憶
装置１０に供給され、当該データアドレスにおけるデー
タを読み出す。

ここで、アドレス修飾コードＬＮによって入出力制御部
１と線番号状態記憶装置１０のいずれかを選択的に指定
する。

このようにして読み出したデータを、クロックφ２の立
下り時において、レジスタ１２の命令コード部１５に収
容されている命令に応じて、ＲＥＡＤ、ＡＮＤおよびＯ
Ｒのいずれかの命令あるいはＲＥＡＤ（ＮＯＴ）。

ＡＮＤ（ＮＯＴ）および０Ｒ（ＮＯＴ）のいずれかの命
令が実行される。

すなわち、かかる命令が演算ユニット９に加えられるこ
とにより、上述したようにして読み出されたデータと演
算レジスタ８に収容されているデータとの間で演算がな
される。

クロックφ３においては、アドレスマルチプレクサ１４
はレジスタ１２のアドレス部１３に切り替えられ、この
ときにレジスタ１２の命令コード部１５に収容されてい
る命令がＷＲＩＴＥであれば、演算レジスタ８の内容が
、内部メモＩＪ−ＩＣ中の、アドレス部１３からのデー
タアドレスに相当する番地にクロックφ３の立下り時に
書き込まれる。

更に、クロックφ４において、アドレスマルチプレクサ
１４ ｃ″ｉｉプログラムカウンタ１１に切り替わり、
クロックφ４の立下り時に、線番号状態記憶装置１０の
うちプログラムカウンタ１１からのプログラムアドレス
で指定される番地に、クロックφ２の立下り時に演算さ
れたＡＮＤまたはＯＲ演算の結果が演算レジスタ８より
転送されて書き込まれ、それと同時にプログラムカウン
タ１１の内容を＋１だけインクリメント処理する。

第５図の装置で第２図示のシーケンスを実行するために
は、第９図のプログラムシートに示すような各プログラ
ムを順次のプログラムステップで実行していけばよい。

第９図において、プログラムステップ００００から００
０５までは従来の第１図の装置と同じ処理であるが、プ
ログラムステップＮにおいては線番号状態記憶装置１０
に収容されているプログラムステップ０００１の処理結
果を読み出しでき、その後のステップＮ＋１からＮ＋６
までは従来通りの処理を実行していく。

従って本発明によれば、第２図のシーケンスのように線
番号が引き出されている場合にも、シーケンスを何等変
更せずにプログラムできる。

本発明は上述した実施例に限られるものではなく、アド
レスレジスタを演算側（財）部３に設ける代わりに入出
力制御□□部１および記憶装置２と１０に配設してもよ
い。

また、上側ではアドレスを２系統のバスを介して供給し
ているが、その他１系統のバスに時分割方式により供給
することもできる。

また、プログラムの命令語は１６ビツト構成に限らず８
ビツトなど適宜の構成にすることも勿論可能である。

以上のように、本発明によれば、各プログラムステップ
の実行後にシーケンスの演算結果が線番号状態記憶装置
１０にも記憶され、しかもこの記憶の記憶位置をプログ
ラム記憶装置のアドレスと同一のアドレスに定めである
ので、任意のプログラムステップにおいて当該アドレス
を指定することで上記演算結果を線番号状態記憶装置か
ら読み出し、通常の入出力データと同様に取扱ってプロ
ダラムを進行させることができる。

換言すると、本発明では、各プログラムステップ毎に、
その演算結果を、当該ステップのアドレスに対応するり
レーシーケノス上の導線におけるシーケンス処理出力と
して線番号状態記憶装置１０に順次に収容していくので
、線番号状態を取り出す必要のあるときにはいっでも上
記アドレスを呼ぶことにより記憶装置１０からそのアド
レスに収容されている演算結果を取り出し、線番号状態
を示すデータとして用いることができる。

従って、本発明では、第２図のシーケンスのように線番
号を引き出している場合であっても、シーケンス図を変
更することなく、第２図のシーケンスの指示する通りに
容易にプログラムを作成することができる。

なお、本発明では、記憶装置１０に各プログラムステッ
プの演算結果が蓄積されているので、補助リレーとして
の内部メモリー１Ｃを省略し、上述の記憶装置１０を補
助リレーとして用いることもできる。

本発明は、上述した種類の演算処理の場合のみならず、
タイマー、カウンタ、シフトレジスタ。

微分等過去の１ビツトデークと現在の１ビツトデータと
の比較による微分を要する演算処理に対しても有用であ
り、前ステップにおいて実行されたこの種演算プログラ
ムの結果を記憶装置１０より取り出して現在のステップ
の演算処理に供することができる。

更に加えて、線番号状態記憶装置１０は、物理的には、
リレーシーケンスにおける各接点の接続の母線よりの開
閉状態が収容されているので、シーケンスチェックを行
なうｔこあたっては、プログラム記憶装置２のプログラ
ムアドレスを指示するチェッカーを用いることにより線
番号状態記憶装置１０にもアクセスがなされてシーケン
スの各位置における開閉状態を容易にチェックすること
ができる。

【図面の簡単な説明】

第１図は従来のンーケンス制（財）装置の概略構成を示
すブロック線図、第２図は線番号引出しのあるシーケン
スの一例を示すシーケンス配線図、第３図および第４図
は第２図示のシーケンスを変形したシーケンスを示すシ
ーケンス配線図、第５図は本発明シーケンス制御装置の
１実施例を示すブロック線図、第６図はその詳細例を示
すブロック線図、第７図は本発明におけるプログラムお
よびデータのアドレス配置を示す線図、第８図人ないし
］］ｆｌ命令実行サイクすにおけるクロックφ１ないし
φ４をそれぞれ示す信号波形図、および第９図は本発明
による第２図示のシーケンスを実行するプログラムのプ
ログラムシートを示す線図である。 １・・・・・・入出力制御□□部、１Ａ・・・・・・入
カニニット。 １Ｂ・・・・・・出カニニット、１Ｃ・・・・・・内部
データメモリー２・・・・・・プログラム記憶装置、３
・・・・・・演算制御部、４，５・・・・・・入力接点
、６，７・・・・・・コイル、８・・・・・・演算レジ
スタ、９・・・・・・演算ユニット、１０・・・・・・
線番号状態記憶装置、１１・・・・・・プログラムカウ
ンタ、１２・・・・・・プログラム蓄積用レジスタ、１
３・・・・・・アドレス部、１４・・・・・・アドレス
マルチプレクサ、１５・・・・・・命令コード部、１６
・・・・・・プログラム、１７，１８・・・・・・１ビ
ツトデータ。

Claims (1)

1. 【特許請求の範囲】 １ シーケンス制御対象回路との間で入力および出力の
   受渡しを行なう入出力制御部と、シーケンス側聞用プロ
   グラムが収容されたプログラム記憶装置ト、プログラム
   アドレスを発生し、前記プログラム記憶装置に前記プロ
   グラムアドレスを供給してプログラムを読み出し、その
   プログラムの内容に応じたデータアドレスを前記入出力
   制御部に供給し、当該データアドレスにおけるデータを
   読み出して前記読み出されたプログラムに従って１ビツ
   ト演算レジスタにおいて演算し、その演算結果を前記入
   出力制御□□部に転送し、更に演算終了後に前記プログ
   ラムアドレスを歩進させる演算制御部とを具えたシーケ
   ンス制御装置において、前記プログラム記憶装置と対応
   したアドレス配置をもち、各アドレスに１ビツトのデー
   タを収容可能な線番号状態記憶装置を有し、前記シーケ
   ンス側聞用プログラムの各ステップの実行終了時に前記
   １ビツト演算レジスタの内容を、前記線番号状態記憶装
   置における当該プログラムのステップについてのプログ
   ラムと対応するアドレスに書き込むようにし、線番号状
   態記憶装置の内容を読み出し可能としたことを特徴とす
   るシーケンス制御装置。 ２、特許請求の範囲第１項記載の装置において、前記線
   番号状態記憶装置に書き込まれた１ビツトデータを、任
   意所望のプログラムステップにおいて、データアドレス
   として書き込み時のプログラムアドレスを指定すること
   により、読み出し可能としたことを特徴とするシーケン
   ス制御装置。 ３ 特許請求の範囲第２項記載の装置において、前記演
   算制御部は前記プログラムアドレスを発生するプログラ
   ムカウンタと、前記プログラム記憶装置から読み出した
   プログラムを一時蓄積するレジスタと、該レジスタのデ
   ータアドレス部出力および前記プログラムカウンタの出
   力のいずれかを選択して取り出すアドレスマルチプレク
   サと、前記レジスタの命令コード部出力により制御され
   、前記入出力制御□□部からの１ビツトデータと前記１
   ビツト演算レジスタに収容されている１ビツトデータと
   の演算を行なう演算ユニットとを有し、前記アドレスマ
   ルチプレクサからのデータアドレスを通常は前記入出力
   制御部に供給し、前記アドレス修飾コードの存在すると
   きには前記線番号状態記憶装置に供給するようＩこし、
   前記アドレスマルチプレクサからのプログラムアドレス
   を前記プログラム記憶装置に供給するようにしたことを
   特徴とするシーケンス制御装置。 ４ 特許請求の範囲第１項ないし第３項のいずれかに記
   載の装置において、前記線番号状態記憶装置をランダム
   アクセスメモリーで構成したことを特徴とするシーケン
   ス制御装置。