JPH054231U - Ｒａｍのリセツト回路 - Google Patents

Abstract

(57)【要約】 【目的】本考案は、ＲＡＭ内の１メモリエリア毎に繰返
し初期データの書込みを行なう必要なく、容易に初期化
状態を得ることが可能になるＲＡＭのリセット回路を提
供することを目的とする。 【構成】ＲＡＭ１１に対しリセット信号ＲＥＳＥＴが供
給された場合には、このリセット信号ＲＥＳＥＴに基づ
いてフリップフロップ回路ＦＦ０〜ＦＦn-1によりＲＡ
Ｍ１１の各メモリアドレスに対応する全てのデータ出力
端子ＤＯ０〜ＤＯn-1 をそのアンドゲートＡＮＤ０〜Ａ
ＮＤn-1 を強制的にオフ制御して“０”セットし、この
後、データ書込み信号ＲＡＭ−Ｗが与えられた場合に
は、その書込み指定アドレスに対応するデータ出力端子
ＤＯ０〜ＤＯn-1 のアンドゲートＡＮＤ０〜ＡＮＤn-1
のみ対応するフリップフロップ回路ＦＦ０〜ＦＦn-1 を
通して上記強制“０”セット状態を解除するよう構成す
る。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、各種データ処理装置の記憶装置として利用されるＲＡＭ(Random Ac cess Memory)のリセット回路に関する。

【０００２】

【従来の技術】

一般に、コンピュータには、処理に必要なデータを保持させるＲＡＭが備えら れるが、装置本体の電源投入に伴う初期化処理時やリセットキーの操作時等、該 ＲＡＭをリセットする場合には、その全てのメモリアドレスを順次指定し、繰返 し“０”データの書込みを行なっている。

【０００３】

【考案が解決しようとする課題】

しかしながら、上記ＲＡＭをリセットするのに、その全てのメモリアドレスの それぞれに対して全て“０”を書込むのでは、特にそのメモリ容量が大きい場合 等、リセット処理にかなりの時間を要することになる。

【０００４】 すなわち、例えばＲＡＭ内の１メモリエリアに対するデータ書込みに３つのク ロック信号を要するとして、全メモリエリアをクリアするのには、該３クロック の発生動作を全メモリアドレス数分繰返さなければならない。

【０００５】 本考案は上記課題に鑑みなされたもので、ＲＡＭ内の１メモリエリア毎に繰返 し初期データの書込みを行なう必要なく、容易に初期化状態を得ることが可能に なるＲＡＭのリセット回路を提供することを目的とする。

【０００６】

【課題を解決するための手段】

すなわち、本考案に係わるＲＡＭのリセット回路は、データ記憶手段と、この 記憶手段の初期化を指示するリセット信号出力手段と、このリセット信号出力手 段による初期化指示に応じて上記記憶手段の出力信号を強制的に所定値にする出 力強制設定手段と、上記記憶手段への書込みを指示する書込み指示手段と、この 書込み指示手段による記憶手段への書込み指示に応じて上記出力強制設定手段に よる該記憶手段出力信号の強制的所定値設定を解除する強制設定解除手段とを備 えて構成したものである。

【０００７】

【作用】

つまり、ＲＡＭに対しリセット信号が供給された場合には、このリセット信号 に基づいてＲＡＭの各メモリアドレスに対応する全ての出力信号をゲートを設け て強制的に“０”セットし、この後、データ書込みが生じた場合には、その書込 み指定アドレスに対応する出力ゲートのみ上記強制“０”セット状態を解除する ことで、素早くＲＡＭの初期化状態が得られるようになる。

【０００８】

【実施例】

以下図面により本考案の一実施例について説明する。

【０００９】 図１はＲＡＭのリセット回路の構成を示すもので、同図において、１１はＲＡ Ｍ、１２はＲＡＭ１１のアドレスデコーダであり、ＤＩ０，ＤＩ１，ＤＩ２，… ，ＤＩn-1 はそのデータ入力端子を、ＤＯ０，ＤＯ１，ＤＯ２，…，ＤＯn-1 は そのデータ出力端子を、０〜n-1 はアドレス指定端子を示している。

【００１０】 上記ＲＡＭ１１のデータ出力端子ＤＯ０，ＤＯ１，ＤＯ２，…，ＤＯn-1 には それぞれ個々にアンドゲートＡＮＤ０，ＡＮＤ１，ＡＮＤ２，…，ＡＮＤn-1 が 介在されるもので、このアンドゲートＡＮＤ０，ＡＮＤ１，ＡＮＤ２，…，ＡＮ Ｄn-1 は、それぞれ個々に対応するフリップフロップ回路ＦＦ０〜ＦＦn-1 の各 ゲートＧ０〜Ｇn-1 を通したＱ出力に応じてオン／オフ制御される。

【００１１】 ここで、上記各フリップフロップ回路ＦＦ０〜ＦＦn-1 それぞれのゲートＧ０ 〜Ｇn-1 は、上記アドレスデコーダ１２からの個々に対応するアドレス信号に応 じてオン／オフ制御される。

【００１２】 一方、フリップフロップ回路ＦＦ０〜ＦＦn-1 の各クロック端子Ｃには、制御 部からのデータ書込み信号ＲＡＭ−ＷとＲＡＭ１１に対する各アドレス信号とが それぞれ対応する個々のアンドゲートＡ０〜Ａn-1 を介してクロック信号として 供給されるもので、データ端子Ｄには“Ｈ”レベル信号が常時セットされ、また 、リセット端子Ｒには制御部からのＲＡＭリセット信号ＲＥＳＥＴが供給される 。

【００１３】 すなわち、上記構成によるＲＡＭのリセット回路において、制御部からＲＡＭ リセット信号ＲＥＳＥＴが供給されると、フリップフロップ回路ＦＦ０〜ＦＦn- 1 は全てリセットされ、そのＱ出力は“Ｌ”レベルにセットされる。

【００１４】 ここで、アドレスデコーダ１２からＲＡＭ１１に対するアドレス信号が供給さ れると、そのアドレス値に対応するフリップフロップ回路ＦＦ０〜ＦＦn-1 のゲ ートＧ０〜Ｇn-1 を介して、データ出力端子ＤＯ０〜ＤＯn-1 のアンドゲートＡ ＮＤ０〜ＡＮＤn-1 は強制的にオフ制御されるもので、この場合、ＲＡＭ１１内 部の各メモリアドレスの内容に拘らず、データ読出しに伴うデータ出力端子ＤＯ ０〜ＤＯn-1 の値は“０”セットされることになり、制御部に対しＲＡＭ１１は リセットされた状態になる。

【００１５】 一方、ＲＡＭ１１に対するデータ書込みに際し、制御部からのデータ書込み信 号ＲＡＭ−Ｗ及びアドレスデコーダ１２からのアドレス信号が与えられた場合に は、そのアドレス値に対応するフリップフロップ回路ＦＦ０〜ＦＦn-1 のアンド ゲートＡ０〜Ａn-1 からクロック信号が供給されることによりＱ出力は“Ｈ”レ ベルにセットされ、データ書込みアドレスに対応するデータ出力端子ＤＯ０〜Ｄ Ｏn-1 に対する上記アンドゲートＡＮＤ０〜ＡＮＤn-1 の強制的なオフ制御状態 は解除されるようになる。

【００１６】 この場合、ＲＡＭ１１に対するデータ書込み毎にその書込みアドレスに対応す るデータ出力端子ＤＯ０〜ＤＯn-1 の“０”セット状態は解除され、通常のデー タアクセスが行なわれるようになる。

【００１７】 したがって、上記構成のＲＡＭのリセット回路によれば、ＲＡＭ１１に対しリ セット信号ＲＥＳＥＴが供給された場合には、このリセット信号ＲＥＳＥＴに基 づいてフリップフロップ回路ＦＦ０〜ＦＦn-1 によりＲＡＭ１１の各メモリアド レスに対応する全てのデータ出力端子ＤＯ０〜ＤＯn-1 をそのアンドゲートＡＮ Ｄ０〜ＡＮＤn-1 を強制的にオフ制御して“０”セットし、この後、データ書込 み信号ＲＡＭ−Ｗが与えられた場合には、その書込み指定アドレスに対応するデ ータ出力端子ＤＯ０〜ＤＯn-1 のアンドゲートＡＮＤ０〜ＡＮＤn-1 のみ対応す るフリップフロップ回路ＦＦ０〜ＦＦn-1 を通して上記強制“０”セット状態を 解除するようにしたので、容易且つ素早いＲＡＭ１１のリセット状態を得ること ができる。

【００１８】

【考案の効果】

以上のように本考案によれば、データ記憶手段と、この記憶手段の初期化を指 示するリセット信号出力手段と、このリセット信号出力手段による初期化指示に 応じて上記記憶手段の出力信号を強制的に所定値にする出力強制設定手段と、上 記記憶手段への書込みを指示する書込み指示手段と、この書込み指示手段による 記憶手段への書込み指示に応じて上記出力強制設定手段による該記憶手段出力信 号の強制的所定値設定を解除する強制設定解除手段とを備えて構成したので、Ｒ ＡＭ内の１メモリエリア毎に繰返し初期データの書込みを行なう必要なく、容易 に初期化状態を得ることが可能になる。

【図面の簡単な説明】

【図１】本考案の一実施例に係わるＲＡＭのリセット回
路の構成を示す回路図。

【符号の説明】

１１…ＲＡＭ、１２…アドレスデコーダ、ＤＩ０〜ＤＩ
n-1 …データ入力端子、ＤＯ０〜ＤＯn-1 …データ出力
端子、ＡＮＤ０〜ＡＮＤn-1 、Ａ０〜Ａn-1 …アンドゲ
ート、ＦＦ０〜ＦＦn-1 …フリップフロップ回路、Ｇ０
〜Ｇn-1 …ゲート、ＲＥＳＥＴ…ＲＡＭリセット信号、
ＲＡＭ−Ｗ…データ書込み信号。

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 データ記憶手段と、 この記憶手段の初期化を指示するリセット信号出力手段
   と、 このリセット信号出力手段による初期化指示に応じて上
   記記憶手段の出力信号を強制的に所定値にする出力強制
   設定手段と、 上記記憶手段への書込みを指示する書込み指示手段と、 この書込み指示手段による記憶手段への書込み指示に応
   じて上記出力強制設定手段による該記憶手段出力信号の
   強制的所定値設定を解除する強制設定解除手段と、 を具備したことを特徴とするＲＡＭのリセット回路。