JPH046482A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は半導体装置に関し、特に半導体装置に内蔵され
る試験回路とその試験方法の改良に関する。

［発明の概要］ 本発明は半導体装置において、内蔵されるリドオンリメ
モリ、及びランダムアクセスメモリの読み書き試験を、
内蔵される中央処理ユニットを使用せず、直接外部から
試験可能とする。

［従来の技術］ 従来の半導体装置は第５図に示すように、中央処理ユニ
ット５０１に結合された双方向データ母線５０２、及び
アドレス信号線５０３、及び制御信号線５０４に対して
、リードオンリメモリ５０５、及びランダムアクセスメ
モリ５０６、及び外部入出力ポート５０７がそれぞれ直
接結合され、前記リードオンリメモリ５０５、及び前記
ランダムアクセスメモリ５０６の読み書き試験を行う場
合には、前記中央処理ユニット５０１に結合されたクロ
ック入力端子５０８に外部から動作クロックを入力し、
前記リードオンリメモリ５０５、又は前記ランダムアク
セスメモリ５０６に格納されているプログラムを走行さ
せ、前記リードオンリメモリ５０５、又は前記ランダム
アクセスメモリ５０６に対してプログラムによるデータ
の読み書きを行い、かつ前記外部入出力ボート５０７に
接続される外部試験装置との間で、データのやり取りを
同様にプログラムによって行うことで、実際の試験を実
現していた。

［発明が解決しようとする課題］ しかし前記の従来の技術では、内蔵されるり一ドオンリ
メモリ、及びランダムアクセスメモリの読み書き試験を
中央処理ユニットを介するプログラム方式で行うため、
実際のメモリ試験時間中にインストラクション取り込み
などの余分なサイクルが存在し、その結果試験時間に大
幅な冗長性をもたらすという課題を有した。

そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは、製造時、又はメンテナンス時に
おける試験時間の短縮化を可能とする半導体装置の提供
にある。

［課題を解決するための手段］ 本発明の半導体装置は、 ａ）演算機能の実行とコンピュータの動作の制御とを行
う中央処理ユニットと、 ｂ）前記中央処理ユニットに結合され、データのやり取
りを行う第１双方向データ母線と、Ｃ）前記中央処理ユ
ニットに結合される第１アドレス信号線と、 ｄ）前記中央処理ユニットに結合され、データの読み書
きを制御する第１制御信号線と、ｅ）外部から直列デー
タの入力を行う直列データ入力端子と、 ｆ）前記直列データ入力端子からのデータを取り込むシ
フトレジスタと、 ｇ）前記シフトレジスタのデータを並列に取り込み、カ
ウントするアドレスカウンタと、ｈ）前記アドレスカウ
ンタに結合される第２アドレス信号線と、 ｌ）外部とデータのやり取りを行う第２双方向デ−夕日
線、及び外部入出力端子と、 Ｊ）外部とのデータの読み書きを制御する第２制御信号
線、及び制御信号入力端子と、 ｋ）コンピュータの動作を決定するプログラム、及び任
意の固定データを蓄積するリードオンリメモリと、 １　）　１ｉｉｉ算処理のデータ、及びプログラム動作
上の一時的データ、又はプログラムそのものを格納する
ランダムアクセスメモリと、 ｍ）前記リードオンリメモリ、および前記ランダムアク
セスメモリにそれぞれ結合される第３双方向データ母線
、及び第３アドレス信号線、及び第３制御信号線と、 ｎ）前記第１双方向データ母線と前記第３双方向データ
母線、及び前記第１アドレス信号線と前記第３アドレス
信号線、及び前記第１制御信号線と前記第３制御信号線
とのそれぞれの電気的接続、切離を行う第１バスドライ
バと、 ０）前記第２双方向データ母線と前記第３双方向データ
母線、及び前記第２アドレス信号線と前記第３アドレス
信号線、及び前記第２制御信号線と前記第３制御信号線
とのそれぞれの電気的接続切離を行う第２バスドライバ
と、 ｐ）前記第１バスドライバ、又は前記第２バスドライバ
のどちらか一方を有効とする選択回路、及び選択信号入
力端子と、 ｑ）前記シフトレジスタ、及び前記アドレスカウンタに
結合され、供給されるクロックを制御するクロック制御
回路と、 ｒ）前記クロック制御回路に結合されるクロック制御端
子と、 Ｓ）前記クロック制御回路、及び前記中央処理ユニット
に結合され、動作クロックの供給を行うクロック入力端
子を有することを特徴とする。

［実　施　例］ 以下、本発明について実施例に基づき詳細に説明する。

第１図から第３図は本発明の半導体装置図、第４図は本
発明の半導体装置の動作タイミング図である。

第１図において、１０１は演算機能の実行とコンピュー
タの動作の制御とを行う中央処理ユニット。１０２は中
央処理ユニット１０１に結合され、データのやり取りを
行う第１双方向データ母線。１０３は中央処理ユニット
１０１に結合される第１アドレス信号線。１０４は中央
処理ユニット１０１に結合され、データの読み書きを制
御する第１制御信号綿。

第２図において、２０１は外部から直列データの入力を
行う直列データ入力端子。２０２は直列データ入力端子
２０１からのデータを取り込むシフトレジスタ、２０３
はシフトレジスタ２０２のデータを並列に取り込み、カ
ウントするアドレスカウンタ。２０４はアドレスカウン
タ２０３に結合される第２アドレス信号線、２０５は外
部とデータのやり取りを行う第２双方向データ母線。２
０６は第２双方向データ母線２０５に結合される外部入
出力端子。２０７は外部とのデータの読み書きを制御す
る第２制御信号線。２０８は第２制御信号綿２０７に結
合される制御信号入力端子。

２０９はシフトレジスタ２０２、及びアドレスカウンタ
２０３に結合され、供給されるクロックを制御するクロ
ック制御回路。２１０はクロック制御回路２０９に結合
されるクロック制御端子。２１１はクロ・ンク制御回路
２１０、及び中央処理ユニット１０１に結合され、動作
クロックの供給を行うクロック入力端子。

第３図において、３０１はコンピュータの動作を決定す
るプログラム、及び任意の固定データを蓄積するリード
オンリメモリ。３０２は演算処理のデータ、及びプログ
ラム動作上の一時的データ、又はプログラムそのものを
格納するランダムアクセスメモリ。

第１図から第３図において、３０３はリードンノメモリ
３０１、及びランダムアクセスメモリ３０２にそれぞれ
結合される第３双方向データ母線。３０４はリードオン
リメモリ３０１、及びランダムアクセスメモリ３０２に
それぞれ結合される第３アドレス信号線。３０５はリー
ドオンリメモリ３０１、及びランダムアクセスメモリ３
０２にそれぞれ結合される第３制御信号線。

第１図において、１０５は第１双方向データ母線〕０２
と第３双方向データ母線３０３、及び第】アｌｊレス信
号線１０３と第３アドレス信号綿３０４、及び第１制御
信号線１０４と第３制御信号線３０５とのそれぞれの電
気的接続、切離を行う第１ハスドライバ６ 第２図において、２１２は第２双方向データ母線２０５
と第３双方向データ母線３０３、及び第２アドレス信号
線２０４と第３アドレス信号線３０４、及び第２制御信
号線２０７と第３制御信号線３０５とのそれぞれの電気
的接続、切離を行う第２バスドライバ。

第１図、及び第２図において、２１３は第１バスドライ
バ１０５、又は第２バスドライバ２１２のどちらか一方
を有効とする選択回路６第２区において、２１４は選択
回路２１３に結合される選択信号入力端子６ 以上によって本発明の半導体装置が構成される。

第４図のタイミング図に示すように、まず外部よりクロ
ック入力端子２１１に動作クロックを、クロック生後端
子２１０と選択信号入力端子２１４にＬ　ＯＷレベルを
それぞれ入力する。ここで選択回路２１３が、第２バス
ドライバ２１２を有効、第１バスドライバ１０５を無効
とし、第２ヌヌ方向データｅ線２０５と第３双方向デー
タ母線３０３、及び第２アドレス信号！、９１２０４と
第３アトＩノス信号線３０４、及び第２制御信号線２０
７と第３制御信号＃Ｊｉ！　３０５のそれぞれを電気的
に接続する。

次に動作クロックの立ち下がりエツジに同期して直列デ
ータ入力端子２０１にランダムアクセスメモリ３０２の
初期アドレスデータを、最上位ビット（Ａｎ）から最下
位ビット（ＡＯ）の順序で、１ビツトづつ連続的に所有
ビット数分入力することで、動作クロックの立ち上がり
エツジに同期してシフトレジスタ２０２に初期アドレス
データが取り込まれる。

またアドレスカウンタ２０３はロード機能付きブリセッ
クプルカウンタで構成され、カウンタを構成しているフ
リップフロップはＬ端子がＨＩＧＨレベルの時に、Ａ端
子からデータをロードする。

よって、シフトレジスタ２０２が１ビツトづつ初期アド
レスデータを取り込んでいる際、同時にアドレスカウン
タ２０３はアドレスデータをシフトレジスタ２０２から
ロードする。

所有するアドレス空間のビット数分アドレスデータを取
り込んだ所で、外部よりクロック制御端子２１０にＨＩ
ＧＨレベルを入力し、シフトレジスタ２０２、及びアド
レスカウンタ２０３のロードを停止する。この時、同時
にクロック入力端子２１１がアドレスカウンタ２０３へ
のクロック入力端子となる。

ここまでの処理でランダムアクセスメモリ３０２の読み
書き試験をするための初期アドレスが、アドレスカウン
タ２０３より第２アドレス信号緋２０４、及び第３アド
レス信号線３０４を経由してランダムアクセスメモリ３
０２に供給される。

次に実際の読み書き試験を行う場合、書き込みにおいて
は、制御信号入力端子２０８のライト端子（ＴＷ）側に
ＬＯＷレベルを入力する。これにより第２制御信号線２
０７、及び第３制御信号線３０５を経由してランダムア
クセスメモリ３０２のライト端子（ＷＲ）にＬＯＷレベ
ルが供給され、外部入出力端子２０６に入力される所有
ビット幅の任意のデータ■が第２双方向データ母線２０
５、及び第３双方向データ母線３０３を経由して、ラン
ダムアクセスメモリ３０２に書き込まれる。

また前記書き込みに続いての同一アドレスの読み出しに
おいては、制御信号入力端子２０８のリード端子（ＴＲ
）側にＬＯＷレベルを入力する。

これにより第２制御信号線２０７、及び第３制御信号線
３０５を経由してランダムアクセスメモリ３０２のリー
ド端子（ＲＤ）にＬＯＷレベルが供給され、前記書き込
みにおいて格納されたデータ■が第３双方向データ母線
３０３、及び第２双方向データ母線２０５を経由して、
外部入出力端子２０６に出力される。

さらに続いてクロック入力端子２１１にクロックを１パ
ルス入力することで、アドレスカウンタ２０３がインク
リメントされ、前記同様の操作で以下第４図に示すよう
に、■、■、■、■、■という具合に連続的に読み書き
試験を行うことができる。

またリードオンリメモリ３０１の読み出し試験を行う場
合は、リードオンリメモリ３０１の初期アドレスを前記
同様設定し、前記の書き込み試験を除いて同様の処理を
行うことで、読み出し試験が実現される。

尚、選択信号入力端子にＨＩＧＨレベルを入力すること
で、選択回路２１３が第１バスドライバ１０５を有効、
第２バスドライバ２１２を無効とし、第１双方向データ
母線１０２と第３双方向でター母線３０３、及び第１ア
ドレス信号線１０３と第３アドレス信号線３０４、及び
第１制御信号線１０４と第３制御信号線３０５のそれぞ
れを電気的に接続する。その結果、中央処理ユニット１
０１がリードオンリメモリ３０１、及びランダムアクセ
スメモリ３０２をそれぞれ読み出し、又は読み書きでき
るようになり、通常のコンピュータとして動作する。

［発明の効果］ 以上述べたように、本発明では従来中央処理ユニットを
介するプログラム方式で行っていた内蔵のリードオンリ
メモリ、及びランダムアクセスメモリの読み書き試験を
、外部に接続する試験装置から直接、任意のアドレスの
設定、及びデータの読み書きを可能とすることで、従来
のメモリ試験時間中に存在したインストラクション取り
込みなどの余分なサイクルを一掃することができ、メモ
リのアクセスタイムの限界に近い速度で高速に試験が可
能となる。

その結果試験時間が大幅に短縮され、ある一定時間中に
従来以上の数の半導体装置を製造、又はメンテナンスす
ることができるようになり、製造コスト、及びサービス
コストを大幅に低減させることが可能となる。

本発明は大容量メモリ、かつ大量生産に最適である。

【図面の簡単な説明】

第１図から第３図は本発明の半導体装置図。 第４図は本発明の半導体装置の動作タイミング図。 第５図は従来の半導体装置図６ 中央処理ユニット 第１双方向データ母線 第１アドレス信号線 第１制御信号線 第１バスドライバ 直列データ入力端子 シフトレジスタ アドレスカウンタ 第２アドレス信号線 第２双方向データ母線 外部入出力端子 ２０７　　・ ２０９　・ ２１２　　・ ２１３　・ ３０２　・ ３０３　　・ ５０２　・ ５０３　　・ ５０５　・ 第２制御信号線 ・・制御信号入力端子 クロック制御回路 ・・クロック制御端子 ・・クロック制御端子 ・第２パスドライバ ・　選択回路 選択信号入力端子 ・リードオンリメモリ ランダムアクセスメモリ ・・第３双方向データｅ線 ・・第３アドレス信号線 ・・第３制御信号線 中央処理ユニット 双方向データ母線 ・・アドレス信号線 ・制御信号線 ノードオンリメモリ ランダムアクセスメモリ 外部入出力ホート ５０８　・ クロック入力端子 以 上

Claims (1)

1. 【特許請求の範囲】 ａ）演算機能の実行とコンピュータの動作の制御とを行
   う中央処理ユニットと、 ｂ）前記中央処理ユニットに結合され、データのやり取
   りを行う第１双方向データ母線と、 ｃ）前記中央処理ユニットに結合される第１アドレス信
   号線と、 ｄ）前記中央処理ユニットに結合され、データの読み書
   きを制御する第１制御信号線と、 ｅ）外部から直列データの入力を行う直列データ入力端
   子と、 ｆ）前記直列データ入力端子からのデータを取り込むシ
   フトレジスタと、 ｇ）前記シフトレジスタのデータを並列に取り込み、カ
   ウントするアドレスカウンタと、 ｈ）前記アドレスカウンタに結合される第２アドレス信
   号線と、 ｉ）外部とデータのやり取りを行う第２双方向データ母
   線、及び外部入出力端子と、 Ｊ）外部とのデータの読み書きを制御する第２制御信号
   線、及び制御信号入力端子と、 ｋ）コンピュータの動作を決定するプログラム、及び任
   意の固定データを蓄積するリードオンリメモリと、 ｌ）演算処理のデータ、及びプログラム動作上の一時的
   データ、又はプログラムそのものを格納するランダムア
   クセスメモリと、 ｍ）前記リードオンリメモリ、および前記ランダムアク
   セスメモリにそれぞれ結合される第３双方向データ母線
   、及び第３アドレス信号線、及び第３制御信号線と、 ｎ）前記第１双方向データ母線と前記第３双方向データ
   母線、及び前記第１アドレス信号線と前記第３アドレス
   信号線、及び前記第１制御信号線と前記第３制御信号線
   とのそれぞれの電気的接続、切離を行う第１バスドライ
   バと、 ｏ）前記第２双方向データ母線と前記第３双方向データ
   母線、及び前記第２アドレス信号線と前記第３アドレス
   信号線、及び前記第２制御信号線と前記第３制御信号線
   とのそれぞれの電気的接続、切離を行う第２バスドライ
   バと、 ｐ）前記第１バスドライバ、又は前記第２バスドライバ
   のどちらか一方を有効とする選択回路、及び選択信号入
   力端子と、 ｑ）前記シフトレジスタ、及び前記アドレスカウンタに
   結合され、供給されるクロックを制御するクロック制御
   回路と、 ｒ）前記クロック制御回路に結合されるクロック制御端
   子と、 ｓ）前記クロック制御回路、及び前記中央処理ユニット
   に結合され、動作クロックの供給を行うクロック入力端
   子を有することを特徴とする半導体装置。