JPS63213048A - マルチプロセツサシステムの障害処理方式 - Google Patents
マルチプロセツサシステムの障害処理方式Info
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- JPS63213048A JPS63213048A JP62044079A JP4407987A JPS63213048A JP S63213048 A JPS63213048 A JP S63213048A JP 62044079 A JP62044079 A JP 62044079A JP 4407987 A JP4407987 A JP 4407987A JP S63213048 A JPS63213048 A JP S63213048A
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- 238000000034 method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 3
- 230000002159 abnormal effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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-
- G—PHYSICS
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-
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-
- G—PHYSICS
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- G11C29/88—Masking faults in memories by using spares or by reconfiguring with partially good memories
-
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- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マルチプロセッサシステムの情報処理装置に
関し、特にストアイン方式のキャッシュメモリを有する
メモリ制御装置の障害処理方式に関する。
関し、特にストアイン方式のキャッシュメモリを有する
メモリ制御装置の障害処理方式に関する。
ストアイン方式とは従来周知の技術であシ、簡略に説明
すると、主記憶装置の内容とキャッジ−メモリの内容が
通常は異っているもので、新たに主記憶装置の内容を必
要としキャッシュメモリに空き領域がないときにキャノ
ン−メモリの内容が主記憶装置に戻されるというもので
ある。従来。
すると、主記憶装置の内容とキャッジ−メモリの内容が
通常は異っているもので、新たに主記憶装置の内容を必
要としキャッシュメモリに空き領域がないときにキャノ
ン−メモリの内容が主記憶装置に戻されるというもので
ある。従来。
この種のメモリ制御装置においては、キャッジ−メモリ
がストアイン方式を採用している場合、該メモリ制御装
置に障害が発生した場合、キャッシュメモリの内容を主
記憶装置に書き戻す手段が力かった。
がストアイン方式を採用している場合、該メモリ制御装
置に障害が発生した場合、キャッシュメモリの内容を主
記憶装置に書き戻す手段が力かった。
上述した従来のメモリ制御装置は、メモリ制御装置に障
害が発生した場合にキャッシュメモリの内容を主記憶装
置に書き戻す手段がないため、メモリ制御装置のキャッ
ジ−メモリ部以外に障害が発生しても、つまシキャッシ
ーメモリの内容が保証されていても、その内容を主記憶
装置に戻しかつ該メモリ制御装置を切離してシステムの
動作の続行が出きす、システムが停止してしまうという
欠点があった。
害が発生した場合にキャッシュメモリの内容を主記憶装
置に書き戻す手段がないため、メモリ制御装置のキャッ
ジ−メモリ部以外に障害が発生しても、つまシキャッシ
ーメモリの内容が保証されていても、その内容を主記憶
装置に戻しかつ該メモリ制御装置を切離してシステムの
動作の続行が出きす、システムが停止してしまうという
欠点があった。
本発明によるマルチプロセッサシステムの障害ン方式の
キャッシュメモリを有するメモリ制御装置と、前記各装
置と診断インタフェースを介して接続され、前記各装置
の障害発生時の救済を行う障害処理装置とから構成され
る情報処理システムｆ：２つ有し、各々前記メモリ制御
装置、障害処理装置間で接続されるマルチプロセッサシ
ステムにおいて、前記キャッシュメモリの内容を前記障
害処理装置が前記診断インタフェースを介して読み出し
可能とするキャッシュメモリ読み出し手段と。
キャッシュメモリを有するメモリ制御装置と、前記各装
置と診断インタフェースを介して接続され、前記各装置
の障害発生時の救済を行う障害処理装置とから構成され
る情報処理システムｆ：２つ有し、各々前記メモリ制御
装置、障害処理装置間で接続されるマルチプロセッサシ
ステムにおいて、前記キャッシュメモリの内容を前記障
害処理装置が前記診断インタフェースを介して読み出し
可能とするキャッシュメモリ読み出し手段と。
前記障害処理装置から前記診断インタフェースを介して
キャッシュメモリを書き換え可能とするキャッシュメモ
リ書き込み手段と、前記２つの障害処理装置間でデータ
転送を可能とする障害処理装置間通信手段とを有し、前
記メモリ制御装置に障害が発生した場合に前記キャッシ
ュメモリの内容を障害処理装置から取り出し、他系障害
処理装置を経由して、他系の前記メモリ制御装置の前記
キャッシュメモリに転送することを可能とする。
キャッシュメモリを書き換え可能とするキャッシュメモ
リ書き込み手段と、前記２つの障害処理装置間でデータ
転送を可能とする障害処理装置間通信手段とを有し、前
記メモリ制御装置に障害が発生した場合に前記キャッシ
ュメモリの内容を障害処理装置から取り出し、他系障害
処理装置を経由して、他系の前記メモリ制御装置の前記
キャッシュメモリに転送することを可能とする。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例の構成を示すブロック図であ
る。
る。
主記憶装置（ＭＥＭ） １−１ 、１−２は１通常はメ
モリ制御装置（ＭＣＵ）２−１．２−２とそれぞれ接続
されるが、故障等によりＭＣＵの１台が使用不可能な場
合には、１台のＭＣＵに２台のＭＥＭを図中の１点鎖線
によシ接続することが可能である。
モリ制御装置（ＭＣＵ）２−１．２−２とそれぞれ接続
されるが、故障等によりＭＣＵの１台が使用不可能な場
合には、１台のＭＣＵに２台のＭＥＭを図中の１点鎖線
によシ接続することが可能である。
キャッシュメモリは、キャッシュメモリアドレス部１０
−１．１０−２とキャッシュメモリデータ部１１−１．
１１−２とから構成され、演算処理装置（ＥＰＵ ）
４−１ 、４．−２又は入出力処理装置（図示しない）
等の主記憶アクセスのデータバッファとして使用される
。障害処理装置（ＤＧＰ）３−１゜３−２は、各装置の
障害救済処理、障害情報収集処理等を行う。
−１．１０−２とキャッシュメモリデータ部１１−１．
１１−２とから構成され、演算処理装置（ＥＰＵ ）
４−１ 、４．−２又は入出力処理装置（図示しない）
等の主記憶アクセスのデータバッファとして使用される
。障害処理装置（ＤＧＰ）３−１゜３−２は、各装置の
障害救済処理、障害情報収集処理等を行う。
次に動作について説明する。
■Ｍｌ−１．１−２とＭＣＵ２−１．２−２は第１図の
実線で示すように接続されているものとし。
実線で示すように接続されているものとし。
この状態のときＥＰＵ ４−１がＭＥＭ １−１からデ
ー（ｓ） りを読み出し又はＭＥＭ １−１へデータを書き込む場
合はキャッジ−メモリデータ部１１−１を。
ー（ｓ） りを読み出し又はＭＥＭ １−１へデータを書き込む場
合はキャッジ−メモリデータ部１１−１を。
ＭＥＭ １−２からデータを読み出し又はＭＥＭ １−
２へデータを書き込む場合はキャッシュメモリデータ部
１１−２をそれぞれ使用する。このとき、読み出しでキ
ャッジ−メモリがヒツトしなかった場合、キャッシュメ
モリデータ部１１−１であれば。
２へデータを書き込む場合はキャッシュメモリデータ部
１１−２をそれぞれ使用する。このとき、読み出しでキ
ャッジ−メモリがヒツトしなかった場合、キャッシュメ
モリデータ部１１−１であれば。
ＭＦＥＭ １−１からデータがある単位でキャッシュメ
モリデータ部１１−１に読み込まれるが、それに先立ち
該当するキャッジ−メモリデータ部１１−１の内容がＭ
ＥＭ １１−１に書き戻される。このようにして通常の
動作が行われる。従って、キャッシュメモリデータ部１
１−１はＭＥＭ １−１のデータバッファとしてキャッ
シュメモリデータ部１１−２はｙｆＥＭ １−２のデー
タバッファとして使用される。
モリデータ部１１−１に読み込まれるが、それに先立ち
該当するキャッジ−メモリデータ部１１−１の内容がＭ
ＥＭ １１−１に書き戻される。このようにして通常の
動作が行われる。従って、キャッシュメモリデータ部１
１−１はＭＥＭ １−１のデータバッファとしてキャッ
シュメモリデータ部１１−２はｙｆＥＭ １−２のデー
タバッファとして使用される。
一
次にこの状態でＭＣＵ ７ｋ −１のキャッシュメモリ
を除く部分に障害が発生した場合について示す。
を除く部分に障害が発生した場合について示す。
ＭＣＵ 、ｆ −１に′障害が発生すると、 ＤＧＰ
３−１にその旨が通知される。ＤＧＰ ３−１はキャッ
ジ−メモリの内容が保証できることを確認した後、シス
テムを一次停止してキャッシュメモリアドレス部１０−
１及びキャッシュメモリデータ部１１−１を順次読み出
し、 ＤＧＰ ３−１とＤＧＰ ３−２間の通信手段に
よシデーク転送を行う。ＤＧＰ ３−２は、データの受
信を行うと、そのデータを相対するキャッジ−メモリア
ドレス部１０−２及びキャッシュメモリデータ部１１−
２に書き込みを行う。ＤＧＰ ３−２はこのキャッジ−
メモリの書き込みに先立ちキャッシュメモリデータ部１
１−２のＭＥＭ １−２へのスワップアウト（はき出し
）を通常のスワップアウト回路を使用して行う。
３−１にその旨が通知される。ＤＧＰ ３−１はキャッ
ジ−メモリの内容が保証できることを確認した後、シス
テムを一次停止してキャッシュメモリアドレス部１０−
１及びキャッシュメモリデータ部１１−１を順次読み出
し、 ＤＧＰ ３−１とＤＧＰ ３−２間の通信手段に
よシデーク転送を行う。ＤＧＰ ３−２は、データの受
信を行うと、そのデータを相対するキャッジ−メモリア
ドレス部１０−２及びキャッシュメモリデータ部１１−
２に書き込みを行う。ＤＧＰ ３−２はこのキャッジ−
メモリの書き込みに先立ちキャッシュメモリデータ部１
１−２のＭＥＭ １−２へのスワップアウト（はき出し
）を通常のスワップアウト回路を使用して行う。
以上のようにしてキャッシュメモリデータ部１１−２の
内容はＭＥＭ １７２へ書き戻され又キャッシュメモリ
データ部１１−１の内容はキャッシュメモリ１１−２へ
移される。その後に、 ＤＧＰ ３−２は。
内容はＭＥＭ １７２へ書き戻され又キャッシュメモリ
データ部１１−１の内容はキャッシュメモリ１１−２へ
移される。その後に、 ＤＧＰ ３−２は。
ＭＥＭ １−１をＭＣＵ ２−２へ接続替えを行う（図
中一点鎖線で示すインタフェースを有効とする）。
中一点鎖線で示すインタフェースを有効とする）。
これはインタフェース有効、無効フラグを切替えること
により論理的に行わする。以後システムの動作を再開す
る。
により論理的に行わする。以後システムの動作を再開す
る。
次に前述したキャッシュメモリの読み出し及び書き込み
について第２図を使用して説明する。
について第２図を使用して説明する。
キャッジ−メモリの読み出し及び書き込みは。
障害が発生した状態で行うため、少量の回路によシ実現
する必要がある。
する必要がある。
第２図は一般的に図示したランダムアクセスメモリ（Ｒ
ＡＭ ）の読み出し方法を示した図である。
ＡＭ ）の読み出し方法を示した図である。
ＲＡＭ ２０は、書き込みアドレスレジスタ２１及び書
き込みデータレジスタ２２及び読み出しデータレジスタ
２３を備えている。尚９以上の各レジスタは、フリツノ
フロッゾ単位でチェインを構成し。
き込みデータレジスタ２２及び読み出しデータレジスタ
２３を備えている。尚９以上の各レジスタは、フリツノ
フロッゾ単位でチェインを構成し。
ＤＧＰ ３からのデータのスキャンイン、スキャンアウ
ト動作が可能である。今、 ＲＡＭ ２０の内容の読み
出しを行おうとする場合、書き込みアドレスレジスタ２
１にＲＡＭ ２０の所望のアドレスが入るようにスキャ
ンイン動作を行い１次に読み出しデータレジスタ２３に
クロックを１つ発行することによシ、所望のデータがセ
ットされる。この読み出しデータレジスタ２３の内容は
スキャンアウト動作を行うことにより取り出される。
ト動作が可能である。今、 ＲＡＭ ２０の内容の読み
出しを行おうとする場合、書き込みアドレスレジスタ２
１にＲＡＭ ２０の所望のアドレスが入るようにスキャ
ンイン動作を行い１次に読み出しデータレジスタ２３に
クロックを１つ発行することによシ、所望のデータがセ
ットされる。この読み出しデータレジスタ２３の内容は
スキャンアウト動作を行うことにより取り出される。
以上説明したように本発明は障害の発生したＭＣＵのキ
ャッシュメモリの内容を正常なＭＣＵへ移送することを
可能とすることによシ、主記憶装置の内容が継続的に保
証でき、システム停止となることを回避できるという効
果がある。又１周知の技術であるプロセッサリリーフ機
能と併用することも可能である。この場合は、障害の発
生したＭＣＵ配下のＥＰＵで実行していたジョブのアポ
ート（異常終了）も回避できる。
ャッシュメモリの内容を正常なＭＣＵへ移送することを
可能とすることによシ、主記憶装置の内容が継続的に保
証でき、システム停止となることを回避できるという効
果がある。又１周知の技術であるプロセッサリリーフ機
能と併用することも可能である。この場合は、障害の発
生したＭＣＵ配下のＥＰＵで実行していたジョブのアポ
ート（異常終了）も回避できる。
第１図は本発明の一実施例の構成を示すブロック図、第
２図はキャッシュメモリの書き込み、読み出しを行うだ
めの回路構成図である。 １−１ 、１−２・・・主記憶装置（ＭＥＭ） 、 ２
−１ 。 ２−２・・・メモリ制御装置（ＭＣＵ） 、 ３−１
、３−２・・・障害処理装置（ＤＧＰ） 、 ４．−１
、４．−２・・・演算処理装置（ＥＰＵ）、１０−１
．１０−２・・・キャッシュメモリアドレス部、１１−
１．１１−２・・・キャッシュメモリデータ部。 第１図 １−＝主ｉｉｍ装置 （ＭＥＭ） ２−一一メモ
ｌＪ制ｍｌｌａ（ＭＣＬ／）３− 障害処理装置（ＤＧ
Ｐ） ４− 演算処理表置（ＥＰＵ）＋０−ｍ−
キャッシュメモリアドレスｇ１５ １ｉ−％ヤッシ
ュメＬリテ一タ自６第２図
２図はキャッシュメモリの書き込み、読み出しを行うだ
めの回路構成図である。 １−１ 、１−２・・・主記憶装置（ＭＥＭ） 、 ２
−１ 。 ２−２・・・メモリ制御装置（ＭＣＵ） 、 ３−１
、３−２・・・障害処理装置（ＤＧＰ） 、 ４．−１
、４．−２・・・演算処理装置（ＥＰＵ）、１０−１
．１０−２・・・キャッシュメモリアドレス部、１１−
１．１１−２・・・キャッシュメモリデータ部。 第１図 １−＝主ｉｉｍ装置 （ＭＥＭ） ２−一一メモ
ｌＪ制ｍｌｌａ（ＭＣＬ／）３− 障害処理装置（ＤＧ
Ｐ） ４− 演算処理表置（ＥＰＵ）＋０−ｍ−
キャッシュメモリアドレスｇ１５ １ｉ−％ヤッシ
ュメＬリテ一タ自６第２図
Claims (1)
- １、主記憶装置と、複数の演算処理装置及び複数の入出
力処理装置と接続されかつストアイン方式のキャッシュ
メモリを有するメモリ制御装置と、前記各装置と診断イ
ンタフェースを介して接続され、前記各装置の障害発生
時の救済を行う障害処理装置とから構成される情報処理
システムを２つ有し、各々前記メモリ制御装置、障害処
理装置間で接続されるマルチプロセッサシステムにおい
て、前記キャッシュメモリの内容を前記障害処理装置が
前記診断インタフェースを介して読み出し可能とするキ
ャッシュメモリ読み出し手段と、前記障害処理装置から
前記診断インタフェースを介してキャッシュメモリを書
き換え可能とするキャッシュメモリ書き込み手段と、前
記２つの障害処理装置間でデータ転送を可能とする障害
処理装置間通信手段とを有し、前記メモリ制御装置に障
害が発生した場合に前記キャシュメモリの内容を障害処
理装置から取り出し、他系障害処理装置を経由して、他
系の前記メモリ制御装置の前記キャッシュメモリに転送
することを可能とするマルチプロセッサシステムの障害
処理方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044079A JPH0690682B2 (ja) | 1987-02-28 | 1987-02-28 | マルチプロセツサシステムの障害処理方式 |
| US07/160,757 US4920479A (en) | 1987-02-28 | 1988-02-26 | Multiprocessor system with storage control units including buffer storage units comprising an error recovery system for storage control units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044079A JPH0690682B2 (ja) | 1987-02-28 | 1987-02-28 | マルチプロセツサシステムの障害処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63213048A true JPS63213048A (ja) | 1988-09-05 |
| JPH0690682B2 JPH0690682B2 (ja) | 1994-11-14 |
Family
ID=12681615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044079A Expired - Lifetime JPH0690682B2 (ja) | 1987-02-28 | 1987-02-28 | マルチプロセツサシステムの障害処理方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4920479A (ja) |
| JP (1) | JPH0690682B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2012083992A (ja) * | 2010-10-13 | 2012-04-26 | Nec Computertechno Ltd | データ障害処理装置、及びデータ障害処理方法 |
| JP2013020566A (ja) * | 2011-07-14 | 2013-01-31 | Nec Commun Syst Ltd | 二重化情報処理システム |
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| US5251227A (en) * | 1989-08-01 | 1993-10-05 | Digital Equipment Corporation | Targeted resets in a data processor including a trace memory to store transactions |
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| US5153881A (en) * | 1989-08-01 | 1992-10-06 | Digital Equipment Corporation | Method of handling errors in software |
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-
1987
- 1987-02-28 JP JP62044079A patent/JPH0690682B2/ja not_active Expired - Lifetime
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1988
- 1988-02-26 US US07/160,757 patent/US4920479A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012083992A (ja) * | 2010-10-13 | 2012-04-26 | Nec Computertechno Ltd | データ障害処理装置、及びデータ障害処理方法 |
| JP2013020566A (ja) * | 2011-07-14 | 2013-01-31 | Nec Commun Syst Ltd | 二重化情報処理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US4920479A (en) | 1990-04-24 |
| JPH0690682B2 (ja) | 1994-11-14 |
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